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公开(公告)号：FR3100347B1
公开(公告)日：2022-07-22
申请号：FR1909723
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： ROMAIN FABRICE , LISART MATHIEU , ARNOULD PATRICK
IPC: G06F12/02
Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3100347A1
公开(公告)日：2021-03-05
申请号：FR1909723
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： ROMAIN FABRICE , LISART MATHIEU , ARNOULD PATRICK
IPC: G06F12/02
Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1
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公开(公告)号：JP2009253297A
公开(公告)日：2009-10-29
申请号：JP2009090711
申请日：2009-04-03
Inventor： LISART MATHIEU , POUGET VINCENT
IPC: H01L21/822 , H01L27/04
CPC classification number: H01L23/576 , H01L2924/0002 , H01L2924/00
Abstract: PROBLEM TO BE SOLVED: To provide a device for protecting an integrated circuit against an laser attack, enabling protection of the major portion of the integrated circuit without significantly extending the surface area of the integrated circuit. SOLUTION: The integrated circuit includes a substrate of a semiconductor material, active areas formed on a first surface side of the substrate, and a protection device against laser attacks. The protection device includes at least one first doped region formed between the active area and a second surface side of the substrate, a biasing device for biasing the first doped region, and a detection device for detecting durable increase in a current provided by the biasing device. COPYRIGHT: (C)2010,JPO&INPIT
Abstract translation: 要解决的问题：为了提供一种用于保护集成电路免受激光攻击的装置，能够保护集成电路的主要部分而不会显着地延长集成电路的表面积。 解决方案：集成电路包括半导体材料的基板，形成在基板的第一表面侧上的有源区域和防止激光攻击的保护装置。 保护装置包括形成在基板的有源区和第二表面侧之间的至少一个第一掺杂区，用于偏置第一掺杂区的偏置装置，以及检测装置，用于检测由偏置装置提供的电流的持久增加 。 版权所有（C）2010，JPO＆INPIT
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公开(公告)号：FR3059146A1
公开(公告)日：2018-05-25
申请号：FR1661348
申请日：2016-11-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： RIVERO CHRISTIAN , FORNARA PASCAL , BOUTON GUILHEM , LISART MATHIEU
Abstract: Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (Vn) situé entre un niveau de métallisation inférieur (Mn) recouvert d'une couche d'encapsulation isolante (C1) et un niveau de métallisation supérieur (Mn+1), et au moins une discontinuité électrique (C10) entre au moins un premier via (V1) dudit niveau de vias et au moins une première piste (P1) dudit niveau de métallisation inférieur, située au niveau de ladite couche d'encapsulation (C1).
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公开(公告)号：FR2998419A1
公开(公告)日：2014-05-23
申请号：FR1261066
申请日：2012-11-21
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： WUIDART SYLVIE , LISART MATHIEU , SARAFIANOS ALEXANDRE
IPC: H01L23/58 , G06F21/55 , G06K19/073 , H01L23/552
Abstract: L'invention concerne un circuit intégré (100) comprenant : un substrat semiconducteur (102) d'un premier type de conductivité ; une pluralité de régions (112, 110, 113) du premier type de conductivité s'étendant verticalement depuis la surface du substrat, chacune desdites régions étant délimitée latéralement sur toute sa périphérie par une région (106, 108) du second type de conductivité ; et un dispositif de détection d'une variation de la résistance du substrat entre chaque région du premier type de conductivité et une prise de polarisation du substrat à un potentiel de référence.
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Patent Agency Ranking
公开(公告)号：FR2986356B1
公开(公告)日：2014-02-28
申请号：FR1250787
申请日：2012-01-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LISART MATHIEU , SOUDE THIERRY , SARAFIANOS ALEXANDRE , LA ROSA FRANCESCO
IPC: H01L23/58 , G06K19/073
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公开(公告)号：FR2968452B1
公开(公告)日：2013-08-23
申请号：FR1060040
申请日：2010-12-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARINET FABRICE , LISART MATHIEU
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公开(公告)号：FR2976721A1
公开(公告)日：2012-12-21
申请号：FR1155342
申请日：2011-06-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LISART MATHIEU , SARAFIANOS ALEXANDRE
IPC: H01L23/58 , G06F21/06 , G06K19/073
Abstract: L'invention concerne une puce de circuit intégré comprenant une pluralité de caissons (5, 7) parallèles de types de conductivité alternés, formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P), et un dispositif de protection contre des attaques comprenant : entre les caissons, des tranchées (25) à parois isolées remplies d'un matériau conducteur (29), lesdites tranchées s'étendant depuis la face supérieure des caissons jusqu'au substrat (3) ; et un circuit (33) adapté à détecter une modification de la capacité parasite formée entre ledit matériau conducteur (29) et une région (3, 11, 15) de la puce.
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公开(公告)号：FR2968452A1
公开(公告)日：2012-06-08
申请号：FR1060040
申请日：2010-12-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARINET FABRICE , LISART MATHIEU
Abstract: Procédé de diagnostic de la susceptibilité électromagnétique d'un circuit intégré (10), caractérisé en ce qu'il comprend les étapes suivantes : - création (E1) d'un champ électromagnétique au sein du circuit intégré (10) par un système de test ; - mesure (E2) d'au moins une grandeur représentant l'état du circuit intégré (10) ; - analyse (E3) de cette au moins une grandeur mesurée pour en déduire un diagnostic de la susceptibilité électromagnétique du circuit intégré (10).
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公开(公告)号：FR3112004B1
公开(公告)日：2022-07-22
申请号：FR2006815
申请日：2020-06-29
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： CHAMPEIX CLEMENT , DUMONT MATHIEU , BORREL NICOLAS , LISART MATHIEU
IPC: G06F21/75 , G01R19/165
Abstract: Détection d'une impulsion électromagnétique La présente description concerne un circuit intégré comprenant un premier dispositif (1) de détection d'une impulsion électromagnétique comportant : une première antenne boucle (ANT1) réalisée dans une structure d'interconnexion (IT) du circuit intégré, une première extrémité (100) de la première antenne (ANT1) étant connectée à un premier noeud (102) d'application d'un potentiel d'alimentation (Vdd) et une deuxième extrémité (104) de l'antenne (ANT1) étant reliée à un deuxième noeud (106) d'application du potentiel d'alimentation (Vdd) ; et un premier circuit (DET1) connecté à la deuxième extrémité (104) de la première antenne (ANT1) et configuré pour fournir un premier signal (sens1) représentatif d'une comparaison d'un premier courant (iloop1) dans la première antenne (ANT1) avec un premier seuil. Figure pour l'abrégé : Fig. 1
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