公开(公告)号：FR3109239A1

公开(公告)日：2021-10-15

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：FR3109239B1

公开(公告)日：2022-04-22

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：DE602006018259D1

公开(公告)日：2010-12-30

申请号：DE602006018259

申请日：2006-04-06

Applicant: ST MICROELECTRONICS SRL

Inventor： NASTASI GIUSEPPE ,  ABBISSO SALVATORE ,  ORTISI VINCENZO

IPC: H01M8/04 ,  H01M8/10 ,  H01M8/12