公开(公告)号：FR3109239A1

公开(公告)日：2021-10-15

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：IT201600121618A1

公开(公告)日：2018-05-30

申请号：IT201600121618

申请日：2016-11-30

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： GRANDE FRANCESCA ,  LA ROSA FRANCESCO ,  LO GIUDICE GIANBATTISTA ,  MATRANGA GIOVANNI

IPC: G11C16/34 ,  G11C16/16

公开(公告)号：FR3109239B1

公开(公告)日：2022-04-22

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：ITUB20151112A1

公开(公告)日：2016-11-27

申请号：ITUB20151112

申请日：2015-05-27

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS SRL

Inventor： GRANDE FRANCESCA ,  SIGNORELLO ALFREDO ,  PAGANO SANTI NUNZIO ANTONINO ,  GIAQUINTA MARIA

IPC: G11C20060101

公开(公告)号：DE60037423D1

公开(公告)日：2008-01-24

申请号：DE60037423

申请日：2000-10-02

Applicant: ST MICROELECTRONICS SRL

Inventor： PAPPALARDO FRANCESCO ,  GIACALONE BIAGIO ,  PALANO CARMELO MARCELLO ,  LUZZI CLAUDIO ,  GRANDE FRANCESCA

IPC: G06N7/04 ,  G06F1/035

公开(公告)号：ITTO20120192A1

公开(公告)日：2013-09-06

申请号：ITTO20120192

申请日：2012-03-05

Applicant: ST MICROELECTRONICS SRL

Inventor： CONTE ANTONINO ,  DI MARTINO ALBERTO JOSE ,  GRANDE FRANCESCA ,  SIGNORELLO ALFREDO