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    PROCEDE DE FORMATION DE CONTACTS DE GRILLE, DE SOURCE ET DE DRAIN SUR UN TRANSISTOR MOS
    4.
    发明专利
    PROCEDE DE FORMATION DE CONTACTS DE GRILLE, DE SOURCE ET DE DRAIN SUR UN TRANSISTOR MOS 未知

    公开(公告)号：FR2990295A1

    公开(公告)日：2013-11-08

    申请号：FR1254145

    申请日：2012-05-04

    Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： NIEBOJEWSKI HEIMANU ,  MORAND YVES ,  LE ROYER CYRILLE ,  NEMOUCHI FABRICE

    IPC: H01L21/768 ,  H01L29/78

    Abstract: L'invention concerne un procédé de formation de contacts de grille, de source et de drain sur un transistor MOS présentant une grille (7) isolée comprenant du silicium polycristallin recouvert d'un siliciure métallique de grille (15), cette grille étant entourée d'au moins un espaceur (11) en un premier matériau isolant, le procédé comprenant les étapes consistant à a) recouvrir la structure d'un deuxième matériau isolant (47) et aplanir le deuxième matériau isolant jusqu'à atteindre le siliciure de grille ; b) procéder à une oxydation de la grille de sorte que le siliciure de grille s'enterre et se recouvre d'un oxyde de silicium ; c) éliminer le deuxième matériau isolant mais pas le premier matériau isolant ni le siliciure de grille ; et d) recouvrir la structure d'un premier matériau conducteur (53) et aplanir le premier matériau conducteur jusqu'à un niveau inférieur au sommet dudit espaceur.

    procédé de fabrication de composants micro-électroniques
    7.
    发明专利
    procédé de fabrication de composants micro-électroniques 未知

    公开(公告)号：FR3100084A1

    公开(公告)日：2021-02-26

    申请号：FR1909376

    申请日：2019-08-23

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  LE ROYER CYRILLE ,  NEMOUCHI FABRICE

    IPC: H01L21/77 ,  H01L21/302 ,  H01L21/3065 ,  H01L21/425 ,  H01L21/764

    Abstract: Procédé de fabrication de composants microélectroniques. L’invention concerne un procédé de réalisation d’un composant à base d’une pluralité de transistors sur un substrat comprenant au moins une zone active (11) et au moins une zone d’isolation électrique (12) adjacentes, chaque transistor de la pluralité de transistor comprenant une grille (21) et des espaceurs (22) de part et d’autre de la grille (21), le procédé comprenant les étapes suivantes : - une formation des grilles des transistors, - une formation des espaceurs, et - une formation d’une couche mécaniquement contraignante (15) sur les transistors, le procédé étant caractérisé en ce qu’il comprend en outre, après formation des espaceurs et avant formation de la couche mécaniquement contraignante : - au moins une étape de remplissage configurée pour combler par un matériau de remplissage des cavités (13) entre les grilles des transistors au sein de l’au moins une zone d’isolation électrique. Figure pour l’abrégé : Fig. 10

    Procédé amélioré de fabrication d’un circuit intégré comportant un transistor nMOS et un transistor pMOS
    8.
    发明专利
    Procédé amélioré de fabrication d’un circuit intégré comportant un transistor nMOS et un transistor pMOS 未知

    公开(公告)号：FR3090193A1

    公开(公告)日：2020-06-19

    申请号：FR1873216

    申请日：2018-12-18

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  LE ROYER CYRILLE ,  NEMOUCHI FABRICE ,  REBOH SHAY ,  GABEN LOÏC

    IPC: H01L21/266 ,  H01L21/203 ,  H01L21/308 ,  H01L29/78

    Abstract: L’invention porte sur un procédé de fabrication d’un circuit intégré (1), comprenant les étapes de : -fournir un substrat (11) présentant des couches de Silicium (13), d’isolant (12), et de masque dur (14), des accès à des première et deuxième zones (151, 152) de la couche de Silicium (13);-former des premier et deuxième dépôts (17, 18) d’alliage de SiGe sur les première et deuxième zones pour former des premier et deuxième empilements; puis-protéger le premier dépôt (17) et maintenir un accès au deuxième dépôt ; puis-réaliser une gravure pour former des gorges (61, 62) entre le masque dur (14) et deux bords opposés du deuxième empilement ; puis-former une couche de Silicium contrainte en tension (139) dans la deuxième zone par amorphisation de la deuxième zone; puis cristallisation ;-enrichir la première zone (151) en Germanium par diffusion depuis le premier dépôt (17). Figure à publier avec l’abrégé : Fig. 6

    PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A CAPACITE PARASITE REDUITE
    10.
    发明专利
    PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A CAPACITE PARASITE REDUITE 未知

    公开(公告)号：FR3049110A1

    公开(公告)日：2017-09-22

    申请号：FR1652403

    申请日：2016-03-21

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： LE ROYER CYRILLE ,  BOEUF FREDERIC ,  GRENOUILLET LAURENT ,  HUTIN LOUIS ,  MORAND YVES

    IPC: H01L21/336

    Abstract: L'invention concerne un procédé de fabrication, comprenant les étapes de : -fournir un substrat (100) comportant une couche de matériau semi-conducteur (133) surmontée d'une grille sacrificielle comportant un isolant de grille sacrificiel comportant : -une partie médiane, et -des bords surmontés d'espaceurs sacrificiels et présentant une épaisseur tox; -retirer l'isolant de grille sacrificiel et le matériau de grille sacrificiel; -former un dépôt conforme d'une épaisseur thk de matériau diélectrique à l'intérieur de la gorge formée pour former un isolant de grille, avec tox > thk ≥ tox/2 ; -former une électrode de grille (142) dans la gorge ; -retirer les espaceurs sacrificiels pour découvrir des bords (122) de la couche d'isolant de grille ; -former des espaceurs (150, 151) sur les bords (122) de la couche d'isolant de grille de part et d'autre de l'électrode de grille (142), ces espaceurs présentant une constante diélectrique au plus égale à 3,5.

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