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1.发明专利
公开(公告)号：FR3028351B1
公开(公告)日：2018-01-19
申请号：FR1460877
申请日：2014-11-12
Applicant: ST MICROELECTRONICS SA , STMICROELECTRONICS (CROLLES 2) SAS
Inventor： DRAY ALEXANDRE , JOSSE EMMANUEL
IPC: H01L27/02 , H01L27/088
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2.发明专利
公开(公告)号：FR3028351A1
公开(公告)日：2016-05-13
申请号：FR1460877
申请日：2014-11-12
Applicant: ST MICROELECTRONICS SA , STMICROELECTRONICS (CROLLES 2) SAS
Inventor： DRAY ALEXANDRE , JOSSE EMMANUEL
IPC: H01L27/02 , H01L27/088
Abstract: Le circuit intégré comprend au moins une cellule intégrée (CEL) disposée à un emplacement (EMP) du circuit intégré, ladite au moins une cellule comportant deux premiers dispositifs intégrés (DV1, DV2) connectés à au moins un endroit (A) de la cellule par l'intermédiaire d'un multiplexeur (MUX) et respectivement orientés selon deux directions d'orientation différentes (D1, D2), seul le premier dispositif orienté selon l'une de ces directions d'orientation étant utilisable, et des moyens de commande (1) configurés pour détecter celle des directions d'orientation qui, compte tenu de la disposition de la cellule audit emplacement, permet au premier dispositif correspondant d'être utilisable et pour commander le multiplexeur (MUX) de façon à effectivement connecter électriquement audit au moins un endroit ledit premier dispositif utilisable.
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公开(公告)号：FR3042907B1
公开(公告)日：2017-12-08
申请号：FR1560090
申请日：2015-10-22
Inventor： CHHUN SONARITH , JOSSE EMMANUEL , BIDAL GREGORY , GOLANSKI DOMINIQUE , ANDRIEU FRANCOIS , MAZURIER JEROME , WEBER OLIVIER
IPC: H01L21/8232 , H01L29/772
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公开(公告)号：FR3042907A1
公开(公告)日：2017-04-28
申请号：FR1560090
申请日：2015-10-22
Inventor： CHHUN SONARITH , JOSSE EMMANUEL , BIDAL GREGORY , GOLANSKI DOMINIQUE , ANDRIEU FRANCOIS , MAZURIER JEROME , WEBER OLIVIER
IPC: H01L21/8232 , H01L29/772
Abstract: L'invention concerne un procédé de fabrication de transistors MOS basse tension (NMOSLV, PMOSLV) et haute tension (NMOSHV, PMOSHV) d'un premier et d'un deuxième type, comprenant : prévoir une couche semiconductrice (1) ; former des empilements de grille (7, 9) ; former des premiers espaceurs (15A) en un premier isolant ; former des deuxièmes espaceurs (17A) en un deuxième isolant ; retirer les deuxièmes espaceurs (17A) des transistors LV (NMOSLV, PMOSLV) ; à l'emplacement de chaque transistor du premier type (NMOSLV, NMOSHV), graver le premier isolant en laissant en place tous les espaceurs (15A, 17A) ; faire croître un premier matériau semiconducteur (23) du premier type ; déposer une couche (25) du premier isolant ; à l'emplacement de chaque transistor du deuxième type (PMOSLV, PMOSHV), graver le premier isolant en laissant en place tous les espaceurs (15A, 17A) ; et faire croître un deuxième matériau semiconducteur (29) du deuxième type.
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公开(公告)号：FR3012667A1
公开(公告)日：2015-05-01
申请号：FR1360676
申请日：2013-10-31
Inventor： RIDEAU DENIS , BAYLAC ELISE , JOSSE EMMANUEL , MORIN PIERRE , NIER OLIVIER
IPC: H01L21/336
Abstract: L'invention concerne un procédé pour former une couche semiconductrice ayant une contrainte uniaxiale comprenant : former, dans une structure semiconductrice comprenant une couche semiconductrice contrainte, une ou plusieurs premières tranchées d'isolement dans une première direction pour délimiter une première dimension (WT, LT) d'au moins un transistor à former dans la structure semiconductrice ; former, dans la structure semiconductrice, une ou plusieurs deuxièmes tranchées d'isolement dans une deuxième direction pour délimiter une deuxième dimension dudit au moins un transistor, les premières et deuxièmes tranchées d'isolement étant au moins partiellement remplies d'un matériau isolant ; et avant ou après la formation des deuxièmes tranchées d'isolement, diminuer la viscosité du matériau isolant dans les premières tranchées d'isolement par une implantation d'atomes d'un premier matériau dans les premières tranchées d'isolement, dans laquelle les atomes du premier matériau ne sont pas implantés dans -les deuxièmes tranchées d'isolement.
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Patent Agency Ranking
公开(公告)号：FR2823009A1
公开(公告)日：2002-10-04
申请号：FR0104436
申请日：2001-04-02
Applicant: ST MICROELECTRONICS SA
Inventor： SKOTNICKI THOMAS , JOSSE EMMANUEL
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78
Abstract: The production of a vertical transistor with an insulated gate comprises the production of a vertical semiconductor column (5) on a semiconductor substrate (1) by anisotropic engraving and the formation of an insulated dielectric semiconductor gate supported on the sides of the column and on the upper surface of the substrate. The formation of the insulated gate comprises the formation of a dielectric gate layer (7) on the sides of the column and on the upper surface of the substrate, the realization of a semiconductor block (90, 800) supported on the dielectric gate layer and the formation of dielectric cavities extending partially in the semiconductor gate block, between this semiconductor gate block and the dielectric gate layer and respectively situated facing at least part of the source and drain regions. An Independent claim is also included for an integrated circuit incorporating a vertical transistor with an insulated gate of the type formed by the above process.
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公开(公告)号：FR2893763A1
公开(公告)日：2007-05-25
申请号：FR0511775
申请日：2005-11-21
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： CANDELIER PHILIPPE , DEVOIVRE THIERRY , JOSSE EMMANUEL , LEFEBVRE SEBASTIEN
IPC: G11C11/404 , H01L21/8246 , H01L27/112
Abstract: L'invention concerne un élément de mémoire non-volatile comprenant un transistor de sélection de l'élément (2) et un condensateur (1) pour l'enregistrement d'une valeur binaire par claquage d'une couche isolante (13) du condensateur. Une structure de l'élément de mémoire est modifiée pour permettre un degré d'intégration supérieur de l'élément dans un circuit électronique de type MOS. En outre, l'élément de mémoire est rendu plus robuste par rapport à une tension électrique élevée (VDD) utilisée pour l'enregistrement de la valeur binaire.
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公开(公告)号：FR3012665A1
公开(公告)日：2015-05-01
申请号：FR1360673
申请日：2013-10-31
Inventor： NIER OLIVIER , RIDEAU DENIS , MORIN PIERRE , JOSSE EMMANUEL
IPC: H01L21/335
Abstract: L'invention concerne un procédé de formation d'une couche semiconductrice contrainte comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice en contact avec une couche isolante, au moins deux premières tranchées dans une première direction ; introduire, par l'intermédiaire desdites au moins deux premières tranchées, une contrainte dans la couche semiconductrice et diminuer temporairement, par un recuit, la viscosité de la couche isolante ; et augmenter la profondeur desdites au moins deux premières tranchées pour former des premières tranchées d'isolement dans la première direction délimitant une première dimension d'au moins un transistor à former dans la structure semiconductrice.
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公开(公告)号：FR2823009B1
公开(公告)日：2004-07-09
申请号：FR0104436
申请日：2001-04-02
Applicant: ST MICROELECTRONICS SA
Inventor： SKOTNICKI THOMAS , JOSSE EMMANUEL
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78
Abstract: The vertical transistor includes, on a semiconductor substrate, a vertical pillar 5 having one of the source and drain regions at the top, the other of the source and drain regions being situated in the substrate at the periphery of the pillar, a gate dielectric layer 7 situated on the flanks of the pillar and on the top surface of the substrate, and a semiconductor gate resting on the gate dielectric layer. The gate includes a semiconductor block having a first region 800 resting on the gate dielectric layer 7 and a second region 90 facing at least portions of the source and drain regions and separated from those source and drain region portions by dielectric cavities 14S, 14D.
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公开(公告)号：FR2823010B1
公开(公告)日：2003-08-15
申请号：FR0104437
申请日：2001-04-02
Applicant: ST MICROELECTRONICS SA
Inventor： SKOTNICKI THOMAS , JOSSE EMMANUEL
IPC: H01L21/336 , H01L29/165 , H01L29/78
Abstract: The vertical insulated gate transistor includes, on a semiconductor substrate, a vertical pillar incorporating one of the source and drain regions at the top, a gate dielectric layer situated on the flanks of the pillar and on the top surface of the substrate, and a semiconductor gate resting on the gate dielectric layer. The other of the source and drain regions is in the bottom part of the pillar PIL and the insulated gate includes an isolated external portion 15 resting on the flanks of the pillar and an isolated internal portion 14 situated inside the pillar between the source and drain regions. The isolated internal portion is separated laterally from the isolated external portion by two connecting semiconductor regions PL 1 ,PL 2 extending between the source and drain regions, and forming two very fine pillars.
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