公开(公告)号：FR3012667A1

公开(公告)日：2015-05-01

申请号：FR1360676

申请日：2013-10-31

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS INC

Inventor： RIDEAU DENIS ,  BAYLAC ELISE ,  JOSSE EMMANUEL ,  MORIN PIERRE ,  NIER OLIVIER

IPC: H01L21/336

Abstract: L'invention concerne un procédé pour former une couche semiconductrice ayant une contrainte uniaxiale comprenant : former, dans une structure semiconductrice comprenant une couche semiconductrice contrainte, une ou plusieurs premières tranchées d'isolement dans une première direction pour délimiter une première dimension (WT, LT) d'au moins un transistor à former dans la structure semiconductrice ; former, dans la structure semiconductrice, une ou plusieurs deuxièmes tranchées d'isolement dans une deuxième direction pour délimiter une deuxième dimension dudit au moins un transistor, les premières et deuxièmes tranchées d'isolement étant au moins partiellement remplies d'un matériau isolant ; et avant ou après la formation des deuxièmes tranchées d'isolement, diminuer la viscosité du matériau isolant dans les premières tranchées d'isolement par une implantation d'atomes d'un premier matériau dans les premières tranchées d'isolement, dans laquelle les atomes du premier matériau ne sont pas implantés dans -les deuxièmes tranchées d'isolement.

公开(公告)号：FR2893763A1

公开(公告)日：2007-05-25

申请号：FR0511775

申请日：2005-11-21

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CANDELIER PHILIPPE ,  DEVOIVRE THIERRY ,  JOSSE EMMANUEL ,  LEFEBVRE SEBASTIEN

IPC: G11C11/404 ,  H01L21/8246 ,  H01L27/112

Abstract: L'invention concerne un élément de mémoire non-volatile comprenant un transistor de sélection de l'élément (2) et un condensateur (1) pour l'enregistrement d'une valeur binaire par claquage d'une couche isolante (13) du condensateur. Une structure de l'élément de mémoire est modifiée pour permettre un degré d'intégration supérieur de l'élément dans un circuit électronique de type MOS. En outre, l'élément de mémoire est rendu plus robuste par rapport à une tension électrique élevée (VDD) utilisée pour l'enregistrement de la valeur binaire.

公开(公告)号：FR3012665A1

公开(公告)日：2015-05-01

申请号：FR1360673

申请日：2013-10-31

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS INC

Inventor： NIER OLIVIER ,  RIDEAU DENIS ,  MORIN PIERRE ,  JOSSE EMMANUEL

IPC: H01L21/335

Abstract: L'invention concerne un procédé de formation d'une couche semiconductrice contrainte comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice en contact avec une couche isolante, au moins deux premières tranchées dans une première direction ; introduire, par l'intermédiaire desdites au moins deux premières tranchées, une contrainte dans la couche semiconductrice et diminuer temporairement, par un recuit, la viscosité de la couche isolante ; et augmenter la profondeur desdites au moins deux premières tranchées pour former des premières tranchées d'isolement dans la première direction délimitant une première dimension d'au moins un transistor à former dans la structure semiconductrice.

公开(公告)号：FR3025941A1

公开(公告)日：2016-03-18

申请号：FR1458769

申请日：2014-09-17

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： RIDEAU DENIS ,  BARGE DAVID ,  JOSSE EMMANUEL ,  ANDRIEU FRANCOIS

IPC: H01L29/772 ,  H01L21/335

Abstract: L'invention concerne un transistor MOS (29) comprenant, entre des régions de source et de drain (51), une région de canal (41) disposée sous un empilement de grille (43) et reposant sur une région isolante (47) disposée sur un substrat semiconducteur (37), les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal.

公开(公告)号：FR3012666A1

公开(公告)日：2015-05-01

申请号：FR1360674

申请日：2013-10-31

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： RIDEAU DENIS ,  JOSSE EMMANUEL ,  NIER OLIVIER

IPC: H01L21/335

Abstract: L'invention concerne un procédé pour former une couche semi conductrice ayant une contrainte uniaxiale, comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice contrainte et une couche isolante, au moins deux premières tranchées dans une première direction délimitant une première dimension d'au moins un premier transistor à former dans la structure semiconductrice ; réaliser un premier recuit pour diminuer la viscosité de la couche isolante ; et former, dans la surface après le premier recuit, au moins deux deuxièmes tranchées dans une deuxième direction délimitant une deuxième dimension (LT ou WT) dudit au moins un transistor.

公开(公告)号：FR3135162B1

公开(公告)日：2025-04-18

申请号：FR2204130

申请日：2022-05-02

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： INARD ALAIN ,  JOSSE EMMANUEL

IPC: H01L23/535

Abstract: Connexion électrique et son procédé de fabrication La présente description concerne un procédé de fabrication comprenant les étapes suivantes : prévoir un substrat de silicium (SUB2) ayant un via (200) pénétrant dans le substrat (SUB2) à partir de sa face avant (100) et comprenant un cœur conducteur (201) en silicium et une gaine isolante (202) en oxyde de silicium ; graver le substrat (SUB2) à partir de sa face arrière (102), sélectivement par rapport à la gaine (202) pour qu'une partie du via (200) fasse saillie de la face arrière (102) ; déposer une couche isolante (300) d'oxyde de silicium du côté de la face arrière (102) ; polir la couche isolante (300) jusqu'à exposer le cœur (201) en laissant en place une partie de l'épaisseur de la couche isolante (300) ; et former une électrode conductrice (104) en contact avec le cœur (201). Figure pour l'abrégé : Fig. 3

公开(公告)号：FR2823009A1

公开(公告)日：2002-10-04

申请号：FR0104436

申请日：2001-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： SKOTNICKI THOMAS ,  JOSSE EMMANUEL

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: The production of a vertical transistor with an insulated gate comprises the production of a vertical semiconductor column (5) on a semiconductor substrate (1) by anisotropic engraving and the formation of an insulated dielectric semiconductor gate supported on the sides of the column and on the upper surface of the substrate. The formation of the insulated gate comprises the formation of a dielectric gate layer (7) on the sides of the column and on the upper surface of the substrate, the realization of a semiconductor block (90, 800) supported on the dielectric gate layer and the formation of dielectric cavities extending partially in the semiconductor gate block, between this semiconductor gate block and the dielectric gate layer and respectively situated facing at least part of the source and drain regions. An Independent claim is also included for an integrated circuit incorporating a vertical transistor with an insulated gate of the type formed by the above process.

公开(公告)号：FR2823009B1

公开(公告)日：2004-07-09

申请号：FR0104436

申请日：2001-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： SKOTNICKI THOMAS ,  JOSSE EMMANUEL

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: The vertical transistor includes, on a semiconductor substrate, a vertical pillar 5 having one of the source and drain regions at the top, the other of the source and drain regions being situated in the substrate at the periphery of the pillar, a gate dielectric layer 7 situated on the flanks of the pillar and on the top surface of the substrate, and a semiconductor gate resting on the gate dielectric layer. The gate includes a semiconductor block having a first region 800 resting on the gate dielectric layer 7 and a second region 90 facing at least portions of the source and drain regions and separated from those source and drain region portions by dielectric cavities 14S, 14D.

公开(公告)号：FR2823010B1

公开(公告)日：2003-08-15

申请号：FR0104437

申请日：2001-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： SKOTNICKI THOMAS ,  JOSSE EMMANUEL

IPC: H01L21/336 ,  H01L29/165 ,  H01L29/78

Abstract: The vertical insulated gate transistor includes, on a semiconductor substrate, a vertical pillar incorporating one of the source and drain regions at the top, a gate dielectric layer situated on the flanks of the pillar and on the top surface of the substrate, and a semiconductor gate resting on the gate dielectric layer. The other of the source and drain regions is in the bottom part of the pillar PIL and the insulated gate includes an isolated external portion 15 resting on the flanks of the pillar and an isolated internal portion 14 situated inside the pillar between the source and drain regions. The isolated internal portion is separated laterally from the isolated external portion by two connecting semiconductor regions PL 1 ,PL 2 extending between the source and drain regions, and forming two very fine pillars.

公开(公告)号：FR3028351B1

公开(公告)日：2018-01-19

申请号：FR1460877

申请日：2014-11-12

Applicant: ST MICROELECTRONICS SA ,  STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DRAY ALEXANDRE ,  JOSSE EMMANUEL

IPC: H01L27/02 ,  H01L27/088