公开(公告)号：CN100399526C

公开(公告)日：2008-07-02

申请号：CN200310118346.3

申请日：2003-11-21

Applicant: 松下电器产业株式会社

Inventor： 向井清士 ,  柴田英则 ,  神代昌彦 ,  辻川洋行

IPC: H01L21/66 ,  H01L21/768 ,  H01L21/321 ,  H01L21/28 ,  H01L21/3205

CPC classification number: G06F17/5081

Abstract: 本发明的课题的目的在于，用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部。为此，通过限制芯片布局上的同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制判定布线是否良好，从而检测出布线形成缺陷部位。这样，通过在布局设计阶段检测出超过面积比限制的缺陷部位，可避免因小丘或布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等形成缺陷。

公开(公告)号：CN1503341A

公开(公告)日：2004-06-09

申请号：CN200310118346.3

申请日：2003-11-21

Applicant: 松下电器产业株式会社

Inventor： 向井清士 ,  柴田英则 ,  神代昌彦 ,  辻川洋行

IPC: H01L21/66 ,  H01L21/768 ,  H01L21/321 ,  H01L21/28 ,  H01L21/3205

CPC classification number: G06F17/5081

Abstract: 本发明的课题的目的在于，用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部。为此，通过限制芯片布局上的同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制判定布线是否良好，从而检测出布线形成缺陷部位。这样，通过在布局设计阶段检测出超过面积比限制的缺陷部位，可避免因小丘或布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等形成缺陷。

公开(公告)号：CN102918644A

公开(公告)日：2013-02-06

申请号：CN201280001527.5

申请日：2012-03-12

Applicant: 松下电器产业株式会社

Inventor： 柴田英则 ,  岛田纯一 ,  深泽浩公

IPC: H01L21/82 ,  H01L21/3205 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L23/481 ,  H01L23/522 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体装置上的第1以及第2布线的附近配置密度高的第1虚设过孔图案，并且在比第1虚设过孔图案远离第1以及第2布线的地方配置密度低的第2虚设过孔图案。据此，能够与有无连接第1布线和第2布线的过孔无关地，在达成按每种半导体工艺制定的设计标准的同时，抑制由虚设过孔引起的布局CAD数据的文件尺寸的庞大化。