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公开(公告)号：CN1694254A
公开(公告)日：2005-11-09
申请号：CN200510076262.7
申请日：2005-04-12
Applicant: 松下电器产业株式会社
CPC classification number: H01L23/5223 , H01L23/5286 , H01L27/0805 , H01L2924/0002 , H01L2924/00
Abstract: 提供一种能够有效地吸收电源噪声、能够实现电路的稳定操作的半导体集成电路器件，具体地，能够在噪声产生源附近吸收噪声的半导体集成电路器件。半导体集成电路器件具有至少一个电路模块。半导体集成电路器件包括具有在电路模块上形成的第一导体层1a和在第一导体层1a上形成的第二导体层1b以及其间插入的电容器绝缘膜1c的旁路电容器。旁路电容器的第一和第二导体层的一个通过固定衬底电位的衬底接触连接到接地线路或电源线路的一个，另一个连接到电源线路或接地线路的另一个。
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公开(公告)号：CN1652322A
公开(公告)日：2005-08-10
申请号：CN200410063491.0
申请日：2004-07-09
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明公开了一种面积率/占有率验证方法及图案生成方法。其目的在于：提供一种高速且高可靠性的面积率/占有率验证方法。假定在芯片的空区域或者实体内的空区域布置由工艺条件决定的虚图案，进行芯片的图案面积率或者检查窗内的图案占有率的验证。
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公开(公告)号：CN1495650A
公开(公告)日：2004-05-12
申请号：CN03164958.0
申请日：2003-08-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 为了提供一种能够形成高可靠性半导体装置的生成用于半导体装置的图案的高精确度方法，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；从布图图案中选取掩模图案的面积比的步骤；以及把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的布图图案最适合的面积比，以便使层的面积比能是最适合的面积比。
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公开(公告)号：CN1667505A
公开(公告)日：2005-09-14
申请号：CN200510054376.1
申请日：2005-03-10
Applicant: 松下电器产业株式会社
IPC: G03F1/08 , H01L21/027 , H01L21/82
Abstract: 一种检出方法，从掩模图案抽出制造上成问题的缺陷。掩模图案是使在光刻蚀工序中使用的光掩膜的掩模图案变形，以便得到近似于所需的设计图案的复制图象。该检出方法包括：决定光刻蚀工序中的曝光量的工序；根据曝光量，使用计算机，进行光刻蚀工序的模拟的工序；确认是否能够获得所需要的设计图案的工序；特定故障部位后输出的工序。
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公开(公告)号：CN1495852A
公开(公告)日：2004-05-12
申请号：CN03164947.5
申请日：2003-08-06
Applicant: 松下电器产业株式会社
IPC: H01L21/00
CPC classification number: H01L23/585 , G06F17/5068 , H01L27/0203 , H01L2924/0002 , Y02T10/82 , H01L2924/00
Abstract: 本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。
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Patent Agency Ranking
公开(公告)号：CN100390924C
公开(公告)日：2008-05-28
申请号：CN03164947.5
申请日：2003-08-06
Applicant: 松下电器产业株式会社
CPC classification number: H01L23/585 , G06F17/5068 , H01L27/0203 , H01L2924/0002 , Y02T10/82 , H01L2924/00
Abstract: 本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。
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公开(公告)号：CN1329971C
公开(公告)日：2007-08-01
申请号：CN03158611.2
申请日：2003-09-17
Applicant: 松下电器产业株式会社
IPC: H01L21/76 , H01L21/304
CPC classification number: H01L21/31053 , G06F17/5068 , H01L21/76229
Abstract: 半导体衬底被至少一个槽分成面积较大的第一区和面积较小的第二区。在包含所述槽的内部的半导体衬底表面上形成绝缘膜。利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。作为选择，利用具有单独一个开孔图样和格子窗图样的蚀刻掩膜，在第一区中形成与单独一个开孔图样对应的多个开孔，并且使绝缘膜受到蚀刻，其中，在第二区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。在这两种情况下，都将多余的绝缘膜抛光去掉。
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公开(公告)号：CN1495875A
公开(公告)日：2004-05-12
申请号：CN03158611.2
申请日：2003-09-17
Applicant: 松下电器产业株式会社
IPC: H01L21/76 , H01L21/304
CPC classification number: H01L21/31053 , G06F17/5068 , H01L21/76229
Abstract: 半导体衬底被至少一个槽分成面积较大的第一区和面积较小的第二区。在包含所述槽的内部的半导体衬底表面上形成绝缘膜。利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。作为选择，利用具有单独一个开孔图样和格子窗图样的蚀刻掩膜，在第一区中形成与单独一个开孔图样对应的多个开孔，并且使绝缘膜受到蚀刻，其中，在第二区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。在这两种情况下，都将多余的绝缘膜抛光去掉。
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公开(公告)号：CN100533731C
公开(公告)日：2009-08-26
申请号：CN200510076262.7
申请日：2005-04-12
Applicant: 松下电器产业株式会社
CPC classification number: H01L23/5223 , H01L23/5286 , H01L27/0805 , H01L2924/0002 , H01L2924/00
Abstract: 提供一种能够有效地吸收电源噪声、能够实现电路的稳定操作的半导体集成电路器件，具体地，能够在噪声产生源附近吸收噪声的半导体集成电路器件。半导体集成电路器件具有至少一个电路模块。半导体集成电路器件包括具有在电路模块上形成的第一导体层(1a)和在第一导体层(1a)上形成的第二导体层(1b)以及其间插入的电容器绝缘膜(1c)的旁路电容器。旁路电容器的第一和第二导体层的一个通过固定衬底电位的衬底接触连接到接地线路或电源线路的一个，另一个连接到电源线路或接地线路的另一个。该第一导体层和第二导体的厚度互不相同。
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公开(公告)号：CN100403518C
公开(公告)日：2008-07-16
申请号：CN03164958.0
申请日：2003-08-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 为了提供一种能够形成高可靠性半导体装置的生成用于半导体装置的图案的高精确度方法，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；从布图图案中选取掩模图案的面积比的步骤；以及把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的布图图案最适合的面积比，以便使层的面积比能是最适合的面积比。
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