公开(公告)号：CN101504676A

公开(公告)日：2009-08-12

申请号：CN200910000773.9

申请日：2009-01-12

Applicant: 松下电器产业株式会社

Inventor： 藤本和彦 ,  横山贤司 ,  藤野健哉 ,  大桥贵子 ,  深泽浩公 ,  高木洋平 ,  藤田和久

IPC: G06F17/50 ,  H01L27/02 ,  H01L23/50

CPC classification number: H01L27/0207 ,  G06F17/5031 ,  H01L24/02 ,  H01L2924/01004 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/00

Abstract: 作为用于考虑从焊盘引起的应力的不利影响，提出了两种方法。作为一种方法，当计算由应力的不利影响引起的单元的延迟变化值时，计算的延迟变化值施加到所述单元，以便通过考虑应力的不利影响而执行定时分析等。于是，为了通过以不对位于所述焊盘下的通路、布线线路以及单元引起从所述焊盘施加的应力的不利影响的方式采用上述分析的结果而设计倒装芯片型LSI，采用不布置通路的物理结构。

公开(公告)号：CN101533827B

公开(公告)日：2012-06-27

申请号：CN200910004626.9

申请日：2009-03-02

Applicant: 松下电器产业株式会社

Inventor： 近藤英明 ,  深泽浩公

IPC: H01L23/522 ,  H01L23/528

CPC classification number: H01L23/585 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路装置。能在配置了虚设过孔体的半导体集成电路装置中，抑制在虚设过孔体上连接了虚设布线的存在引起的设计简单性的下降或制造成本增大的问题。半导体集成电路装置具有基板(1)和形成在基板(1)上的3层以上的布线层(2a～2c)。在布线层(2a、2b)之间形成虚设过孔体(11)，在布线层(2b)上形成与虚设过孔体(11)连接的虚设布线(12)。虚设布线(12)与形成在叠层过孔结构(20)的布线层(2b)上的中间布线(24)相比，突出量更小。

公开(公告)号：CN102918644A

公开(公告)日：2013-02-06

申请号：CN201280001527.5

申请日：2012-03-12

Applicant: 松下电器产业株式会社

Inventor： 柴田英则 ,  岛田纯一 ,  深泽浩公

IPC: H01L21/82 ,  H01L21/3205 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L23/481 ,  H01L23/522 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体装置上的第1以及第2布线的附近配置密度高的第1虚设过孔图案，并且在比第1虚设过孔图案远离第1以及第2布线的地方配置密度低的第2虚设过孔图案。据此，能够与有无连接第1布线和第2布线的过孔无关地，在达成按每种半导体工艺制定的设计标准的同时，抑制由虚设过孔引起的布局CAD数据的文件尺寸的庞大化。

公开(公告)号：CN101533827A

公开(公告)日：2009-09-16

申请号：CN200910004626.9

申请日：2009-03-02

Applicant: 松下电器产业株式会社

Inventor： 近藤英明 ,  深泽浩公

IPC: H01L23/522 ,  H01L23/528

CPC classification number: H01L23/585 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路装置。能在配置了虚设过孔体的半导体集成电路装置中，抑制在虚设过孔体上连接了虚设布线的存在引起的设计简单性的下降或制造成本增大的问题。半导体集成电路装置具有基板(1)和形成在基板(1)上的3层以上的布线层(2a～2c)。在布线层(2a、2b)之间形成虚设过孔体(11)，在布线层(2b)上形成与虚设过孔体(11)连接的虚设布线(12)。虚设布线(12)与形成在叠层过孔结构(20)的布线层(2b)上的中间布线(24)相比，突出量更小。