公开(公告)号：CN102422424A

公开(公告)日：2012-04-18

申请号：CN201080020502.0

申请日：2010-04-27

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子 ,  佐佐木信 ,  西口太郎 ,  并川靖生 ,  藤原伸介

IPC: H01L29/12 ,  H01L21/02 ,  H01L21/20 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  C30B23/00 ,  C30B29/36 ,  C30B33/06 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/2007 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 一种MOSFET(100)，其是半导体器件并使能减少导通电阻同时抑制由于在器件制造工艺中的热处理而导致产生层错，包括：碳化硅衬底(1)；有源层(7)，其由单晶碳化硅制成并且布置在碳化硅衬底(1)的一个主表面上；源极接触电极(92)，其布置在有源层(7)上；以及漏电极(96)，其形成在碳化硅衬底(1)的另一主表面上。碳化硅衬底(1)包括：基底层(10)，其由碳化硅制成；以及SiC层(20)，其由单晶碳化硅制成并且布置在基底层(10)上。此外，基底层(10)具有大于2×1019cm-3的杂质浓度，并且SiC层(20)具有大于5×1018cm-3并且小于2×1019cm-3的杂质浓度。

公开(公告)号：CN102224594A

公开(公告)日：2011-10-19

申请号：CN200980146557.3

申请日：2009-02-03

Applicant: 住友电气工业株式会社

Inventor： 原田真 ,  增田健良 ,  和田圭司 ,  津守将斗

IPC: H01L29/78 ,  H01L21/316 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/3003 ,  H01L21/324 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/36 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/94

Abstract: 本发明提供了一种具有诸如沟道迁移率的优良电特性的碳化硅半导体器件及其制造方法。一种半导体器件(1)包括：衬底(2)，衬底(2)由碳化硅制成并且其相对于{0001}的表面取向的偏离角大于或等50°且小于或等于65°；p型层(4)，所述p型层(4)用作半导体层；和氧化物膜(8)，所述氧化物膜(8)用作绝缘膜。p型层(4)形成在衬底(2)上并且由碳化硅制成。氧化物膜(8)被形成为接触p型层(4)的表面。在所述半导体层和所述绝缘膜之间的界面(沟道区和氧化物膜(8)之间的界面)的10nm内的区域中的氮原子浓度的最大值大于或等于1×1021cm-3。

公开(公告)号：CN102150271A

公开(公告)日：2011-08-10

申请号：CN201080002563.4

申请日：2010-03-23

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子

IPC: H01L29/12 ,  H01L21/318 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/94

Abstract: 一种MOSFET 1，包括：碳化硅(SiC)衬底(2)，所述碳化硅(SiC)衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在SiC衬底(2)的主表面上；和绝缘膜(26)，所述绝缘膜(26)形成为与半导体层(21)的表面接触。该MOSFET 1具有不大于0.4V/Decade的亚阈值斜率。

公开(公告)号：CN102150270A

公开(公告)日：2011-08-10

申请号：CN201080002562.X

申请日：2010-03-23

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/045 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/78

Abstract: 本发明提供了一种MOSFET 1。所述MOSFET 1包括：碳化硅(SiC)衬底(2)，所述碳化硅衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在所述SiC衬底(2)的所述主表面上；以及绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21)的表面接触。当绝缘膜(26)具有的厚度不小于30nm且不大于46nm时，其阈值电压不大于2.3V。当绝缘膜(26)具有的厚度大于46nm且不大于100nm时，其阈值电压大于2.3V且不大于4.9V。

公开(公告)号：CN106796886B

公开(公告)日：2020-05-01

申请号：CN201580046055.9

申请日：2015-07-22

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  西口太郎 ,  日吉透 ,  堀井拓 ,  内田光亮

IPC: H01L21/336 ,  H01L21/20 ,  H01L29/12 ,  H01L29/78

Abstract: 一种碳化硅外延层(120)，包括：第一杂质区(61)，其具有第一导电类型；第二杂质区(62)，其被设置为与所述第一杂质区(61)接触并且具有与所述第一导电类型不同的第二导电类型；以及第三杂质区(63)，其和所述第一杂质区(61)由所述第二杂质区(62)分开并且具有所述第一导电类型。栅极绝缘膜(57)与所述第一杂质区(61)、所述第二杂质区(62)和所述第三杂质区(63)接触。沟槽部(20)形成在所述第一杂质区(61)的表面(161)中，所述表面(161)与所述栅极绝缘膜(57)接触，所述沟槽部(20)在沿所述表面(161)的方向上延伸，所述沟槽部(20)在所述一个方向上的宽度为所述沟槽部(20)在垂直于所述一个方向的方向上的宽度的两倍或者两倍以上，所述沟槽部(20)距所述表面(161)的最大深度不超过10nm。

公开(公告)号：CN108463581A

公开(公告)日：2018-08-28

申请号：CN201680078826.7

申请日：2016-10-11

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  堀勉 ,  西口太郎

IPC: C30B29/36 ,  C23C16/42 ,  C30B25/20 ,  H01L21/205

CPC classification number: C23C16/42 ,  C30B25/20 ,  C30B29/36 ,  H01L21/205

Abstract: 一种碳化硅外延基板，其包括碳化硅单晶基板和碳化硅层。在平行于中心区域的方向上，所述碳化硅层的载流子浓度的标准偏差相对于所述碳化硅层的载流子浓度的平均值的比率小于5％。所述载流子浓度的平均值为1×1014cm-3以上且5×1016cm-3以下。在平行于中心区域的方向上，所述碳化硅层的厚度的标准偏差相对于所述碳化硅层的厚度的平均值的比率小于5％。所述中心区域具有1nm以下的算术平均粗糙度(Sa)。所述中心区域具有50以下的雾度。

公开(公告)号：CN105074930B9

公开(公告)日：2018-01-12

申请号：CN201480009968.9

申请日：2014-02-04

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  斋藤雄 ,  增田健良

IPC: H01L29/12 ,  H01L29/78

CPC classification number: H01L29/0661 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7813

Abstract: 碳化硅半导体器件(1)具有碳化硅层(101)。碳化硅层(101)被提供有沟槽(TR)。在横截面图中，该沟槽(TR)具有作为第一侧壁表面(SW1)和底部(BT)之间的交点的第一角部(C1)，和作为第二侧壁表面(SW2)和底部(BT)之间的交点的第二角部(C2)。第一层(81)具有第二导电类型区(A)。在横截面图中，第二导电类型区(A)被布置成，与经过第一角部(C1)和第二角部(C2)中的任意角部的，并与形成碳化硅层(101)的碳化硅晶体的 方向平行的线(11)相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层(81)和第二层(82)之间的交界面(B)中的沟槽的总面积，SP表示第二导电类型区的总面积。因此，能够提供能实现抑制击穿电压降低的碳化硅半导体器件(1)。

公开(公告)号：CN107112214A

公开(公告)日：2017-08-29

申请号：CN201580072769.7

申请日：2015-06-23

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  和田圭司 ,  本家翼

IPC: H01L21/205

CPC classification number: H01L21/0243 ,  C23C16/325 ,  C23C16/4585 ,  C30B25/20 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/02576 ,  H01L21/0262 ,  H01L29/1608 ,  H01L29/34 ,  H01L29/36

Abstract: 一种半导体层叠体，包括具有第一主表面和与第一主表面相反的第二主表面的碳化硅衬底，以及设置在第一主表面上由碳化硅组成的外延层。第二主表面具有0.1μm或更大且1μm或更小的粗糙度的平均值Ra，标准偏差为所述平均值的25％或更小。

公开(公告)号：CN104185902B

公开(公告)日：2017-07-04

申请号：CN201380014995.0

申请日：2013-04-05

Applicant: 住友电气工业株式会社

Inventor： 增田健良 ,  日吉透 ,  和田圭司

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7827 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/7813

Abstract: 半导体器件(1)包括衬底(10)、栅极绝缘膜(20)、以及栅电极(30)。衬底(10)包括化合物半导体，并且具有凹部(17)，当在厚度方向中的横截面看时，该凹部(17)在一个主表面(10A)处开口并且具有侧壁表面(17A)。栅极绝缘膜被设置为以便接触侧壁表面(17A)的顶部。栅电极(30)被设置为以便接触栅极绝缘膜(20)的顶部。衬底(10)包括：第一导电类型的源极区(15)，其被设置为在侧壁表面(17A)处被暴露；和第二导电类型的体区(14)，其被设置为当在源极区(15)看时与一个主表面相反，与源极区(15)接触，并且被暴露在侧壁表面(17A)上。当在平面图中看时，凹部(17A)具有封闭的形状，并且当在凹部(17)中的任意方向中看时，侧壁表面(17A)在各个方向提供向外突出的形状。结果，能够提供允许提高耐压的半导体器件(1)。

公开(公告)号：CN104662664B

公开(公告)日：2016-11-30

申请号：CN201380048989.7

申请日：2013-09-04

Applicant: 住友电气工业株式会社

Inventor： 山田俊介 ,  日吉透 ,  增田健良 ,  和田圭司

IPC: H01L29/06 ,  H01L29/12 ,  H01L29/78

Abstract: 一种碳化硅半导体器件(1)，包括元件区(IR)以及保护环区(5)。半导体元件(7)设置在元件区(IR)中。保护环区(5)在平面图中围绕元件区(IR)并且具有第一导电类型。半导体元件(7)包括具有与第一导电类型不同的第二导电类型的漂移区(12)。保护环区(5)包括线性区(B)以及接续连接至线性区(B)的曲率区(A)。通过将曲率区(A)的内周部(2c)的曲率半径(R)除以所述漂移区(12)的厚度(Tl)获得的值为不小于5且不大于10。因此，可提供能在提高击穿电压的同时抑制导通态电流降低的碳化硅半导体器件(1)。