公开(公告)号：CN116913333A

公开(公告)日：2023-10-20

申请号：CN202310395342.7

申请日：2023-04-13

Applicant: 三星电子株式会社

Inventor： 唐昊莹 ,  金兑衡 ,  文大英 ,  白尚叶 ,  徐东旭

IPC: G11C5/06 ,  H01L21/768 ,  H10B10/00 ,  G11C5/14

Abstract: 提供了一种三维(3D)半导体集成电路和静态随机存取存储器(SRAM)设备。三维(3D)半导体集成电路包括：第一管芯，包括电源电路；第二管芯，包括具有贯通硅通路(TSV)束区的SRAM；第三管芯，包括处理器；以及TSV，每个TSV提供在TSV束区上并从TSV束区延伸到第三管芯。该SRAM设备包括：具有存储体的存储体阵列，每个存储体包括子比特单元阵列和在子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“T”形。

公开(公告)号：CN116230043A

公开(公告)日：2023-06-06

申请号：CN202211503949.4

申请日：2022-11-28

Applicant: 三星电子株式会社

Inventor： 崔圭源 ,  尹锡 ,  李灿昊 ,  金兑衡 ,  白尚叶 ,  李仁学

IPC: G11C8/08 ,  G11C16/24 ,  G11C11/419

Abstract: 一种半导体器件包括：衬底，包括第一存储单元、在第一方向上与第一存储单元相邻的第二存储单元、以及在第二方向上与第一存储单元和第二存储单元相邻的比较器电路；真位线和互补位线，与第一存储单元和第二存储单元电连接并且从衬底上的第一布线层在第一方向上延伸；第一电源布线，位于第一布线层上，在真位线与互补位线之间在第一方向上延伸，并且与第一存储单元和第二存储单元电连接；第一字线和第二字线，从衬底上的第二布线层在第二方向上延伸；第一字线焊盘，位于第一布线层上，并且将第一存储单元与第一字线电连接；第二字线焊盘，位于第一布线层上，并且将第二存储单元与第二字线电连接；以及第一接地焊盘，位于第一布线层上。

公开(公告)号：CN114446966A

公开(公告)日：2022-05-06

申请号：CN202111305357.7

申请日：2021-11-05

Applicant: 三星电子株式会社

Inventor： 金本烨 ,  金兑衡 ,  韩相信 ,  白尚叶

IPC: H01L27/11 ,  H01L23/528

Abstract: 一种集成电路，包括：包括多个位单元的存储单元块；以及输入/输出(I/O)块，包括连接到位单元的多个全环绕栅极(GAA)晶体管，其中I/O块包括在第一方向上彼此分离设置的多个有源区，所述多个有源区的每个在垂直于第一方向的第二方向上延伸，并且其中形成有GAA晶体管；多个电源轨，在第一方向上彼此分离设置，并配置为向GAA晶体管供电；以及多条信号线，设置在电源轨之间，并配置为向GAA晶体管提供信号，位单元当中的第一数量的位单元连接到形成在有源区当中的第二数量的有源区中的GAA晶体管，并且第二数量大于第一数量的两倍。

公开(公告)号：CN109493896A

公开(公告)日：2019-03-19

申请号：CN201810929992.4

申请日：2018-08-15

Applicant: 三星电子株式会社

Inventor： 白尚叶 ,  悉达多·古普塔 ,  李仁学 ,  崔在承 ,  金兑衡 ,  文大英 ,  徐东旭

IPC: G11C8/08 ,  G11C8/14 ,  G11C11/418

Abstract: 本发明提供了包括辅助电路的电压控制电路和包括所述电压控制电路的存储器装置。所述存储器装置包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；以及辅助电路，其连接到所述多个字线中的至少一个并调整所述多个字线中的每个的驱动电压电平，其中，所述辅助电路包括二极管NMOS晶体管，所述NMOS晶体管具有彼此连接的栅极和漏极。

公开(公告)号：CN108694975A

公开(公告)日：2018-10-23

申请号：CN201810311688.3

申请日：2018-04-09

Applicant: 三星电子株式会社

Inventor： 白尚叶 ,  李仁学 ,  韩相信 ,  金兑衡 ,  崔在承 ,  朴城贤 ,  崔贤洙

IPC: G11C11/419 ,  G11C11/412

CPC classification number: G11C7/1096 ,  G11C5/14 ,  G11C5/148 ,  G11C7/1006 ,  G11C7/12 ,  G11C8/08 ,  G11C8/16 ,  G11C11/4096 ,  G11C11/412 ,  G11C11/419

Abstract: 一种存储器件包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。

公开(公告)号：CN109841245B

公开(公告)日：2024-03-22

申请号：CN201811432274.2

申请日：2018-11-28

Applicant: 三星电子株式会社

Inventor： 李仁学 ,  白尚叶 ,  崔在承

IPC: G11C11/419

Abstract: 一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。

公开(公告)号：CN108695319B

公开(公告)日：2023-11-14

申请号：CN201810315561.9

申请日：2018-04-10

Applicant: 三星电子株式会社

Inventor： 金兑衡 ,  都桢湖 ,  文大英 ,  白尚叶 ,  林哉炫 ,  崔在承 ,  韩相信

IPC: H01L27/088 ,  H01L23/528 ,  H01L27/02

Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。

公开(公告)号：CN108694975B

公开(公告)日：2023-08-08

申请号：CN201810311688.3

申请日：2018-04-09

Applicant: 三星电子株式会社

Inventor： 白尚叶 ,  李仁学 ,  韩相信 ,  金兑衡 ,  崔在承 ,  朴城贤 ,  崔贤洙

IPC: G11C11/419 ,  G11C11/412

Abstract: 一种存储器件包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。

公开(公告)号：CN115295043A

公开(公告)日：2022-11-04

申请号：CN202210409553.7

申请日：2022-04-19

Applicant: 三星电子株式会社

Inventor： 李仁学 ,  白尚叶 ,  朴永焕 ,  崔在圣

IPC: G11C11/413 ,  G11C8/14 ,  G11C8/10 ,  G11C7/18 ,  G06F1/06

Abstract: 公开了静态随机存取存储器(SRAM)装置。根据本公开的示例实施例，所述SRAM装置的控制逻辑可包括与用于跟踪存储器单元阵列的列的数量和存储器单元阵列的行的数量的金属线连接的跟踪电路。通过跟踪电路，存储器单元阵列的字线的长度和存储器单元阵列的位线的长度可被跟踪。所述SRAM装置的控制逻辑可基于跟踪电路的一个或多个跟踪结果来生成针对存储器单元阵列的尺寸进行优化的控制脉冲。因此，可减少写入操作和读取操作所需的功率和时间。

公开(公告)号：CN114898791A

公开(公告)日：2022-08-12

申请号：CN202210610664.4

申请日：2017-01-25

Applicant: 三星电子株式会社

Inventor： 白尚叶 ,  金兑衡 ,  文大英 ,  徐东旭 ,  李仁学 ,  崔贤洙 ,  宋泰中 ,  崔在承 ,  姜贞明 ,  金训 ,  柳志秀 ,  张善泳

IPC: G11C11/418 ,  G11C11/413 ,  G11C7/08 ,  G11C11/419 ,  H01L23/528 ,  H01L27/02 ,  H01L27/092 ,  H01L27/11

Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。