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公开(公告)号：CN101897024A
公开(公告)日：2010-11-24
申请号：CN200880120121.2
申请日：2008-12-02
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/101 , H01L27/2409 , H01L27/2472 , H01L27/2481 , H01L45/04 , H01L45/1233 , H01L45/146
Abstract: 本发明提供一种非易失性存储装置，其特征在于，具备：基板(1)；第一配线(3)；埋入形成于第一通孔(4)的第一充填部(5)；由与第一配线(3)正交且依次层叠有第一电阻变化元件的电阻变化层(6)、导电层(7)、第二电阻变化元件的电阻变化层(8)的多层而构成的第二配线(11)；埋入形成于第二通孔(13)的第二充填部(14)；和第三配线(15)，第二配线(11)的导电层(7)起到第一电阻变化元件(9)的电极的作用和第二电阻变化元件(10)的电极的作用。
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公开(公告)号：CN101542632A
公开(公告)日：2009-09-23
申请号：CN200880000558.2
申请日：2008-05-15
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/003 , G11C13/004 , G11C13/0069 , G11C2013/009 , G11C2213/76 , H01L27/101 , H01L27/1021 , H01L27/2409 , H01L27/2481 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1625
Abstract: 本发明提供电阻变化型存储装置，该电阻变化型存储装置(100)具有与各可变电阻层(114)串联连接并且阈值电压为VF的电流抑制元件(116)，在数据的写入或读出时，在与选择非易失性存储元件对应的第一配线(WL)上施加第一电压V1，在与选择非易失性存储元件对应的第二配线(BL)上施加第二电压V2，在与选择非易失性存储元件不对应的第一配线(WL)上施加第三电压V3，在与选择非易失性存储元件不对应的第二配线(BL)上施加第四电压V4，以V5＝(V1+V2)/2作为第五电压V5，满足V2≤V3＜V5和V5＜V4≤V1，并且满足(V1－V4)＜VF或(V3－V2)＜VF。
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公开(公告)号：CN102099863B
公开(公告)日：2014-04-02
申请号：CN201080001956.3
申请日：2010-06-08
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C11/5685 , G11C13/0007 , G11C13/0038 , G11C13/0064 , G11C13/0069 , G11C2013/0071 , G11C2013/0073 , G11C2013/0083 , G11C2213/56 , G11C2213/79
Abstract: 提供一种能够使电阻变化元件的动作窗口最大化的电阻变化元件的适当的写入方法。该写入方法是对根据被施加的电压脉冲的极性而可逆地转变为高电阻状态和低电阻状态的电阻变化型非易失性存储元件的写入方法，包括准备步骤(S50)和写入步骤(S51、S51a、S51b)；在准备步骤(S50)中，通过一边对电阻变化元件施加电压逐渐变大的电压脉冲一边测量电阻变化元件的电阻值，决定高电阻化开始的第1电压V1以及电阻值为最大的第2电压V2；在高电阻化步骤(S51a)中，通过对电阻变化元件施加具有第1电压V1以上且第2电压V2以下的电压Vp的电压脉冲，使电阻变化元件从低电阻状态(S52)转变为高电阻状态(S53)。
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公开(公告)号：CN102077296B
公开(公告)日：2014-04-02
申请号：CN201080001897.X
申请日：2010-06-04
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/0007 , G11C13/0064 , G11C2013/0083 , G11C2213/32 , G11C2213/34 , G11C2213/79 , H01L27/101 , H01L27/2436 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供可以使电阻变化元件的动作窗口最大化的电阻变化元件最适合的成形方法。该成形方法用来使电阻变化元件(100)进行初始化，包含：判断步骤(S35)，判断电阻变化元件(100)的电阻值是否比高电阻状态时小；施加步骤(S36)，在判断为不小时(S35中的“否”)，施加不超过下述电压的电压脉冲(S36)，该电压是在成形电压中加上成形余量而得到的；判断步骤(S35)和施加步骤(S36)对于存储器阵列(202)中的全部存储器单元进行重复(S34～S37)。
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公开(公告)号：CN101627438B
公开(公告)日：2013-10-09
申请号：CN200880007464.8
申请日：2008-10-28
Applicant: 松下电器产业株式会社
Abstract: 本发明提供非易失性存储装置以及非易失性数据记录介质。在以往的ReRAM结构中，存在电阻值的保持时间短的问题，但若为了改善此保持特性而进行二阶段写入，则存在写入速度变慢的问题。本发明的非易失性存储装置，具备实行第一写入的第一写入电路和实行第二写入的第二写入电路。第一写入通过向非易失性存储元件施加第一电脉冲，非易失性存储元件的电阻值由第一电阻值变化到第二电阻值；通过施加与第一电脉冲相反极性的第二电脉冲，从第二电阻值变化到第一电阻值；通过向非易失性存储元件施加第三的电脉冲，非易失性存储元件的电阻值由第三电阻值变化到第四电阻值，通过施加与第三电脉冲同极性的第四电脉冲，从第四电阻值变化到第五电阻值。
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Patent Agency Ranking
公开(公告)号：CN101802921B
公开(公告)日：2013-08-28
申请号：CN200880106382.9
申请日：2008-08-25
Applicant: 松下电器产业株式会社
IPC: G11C13/00
Abstract: 本发明提供一种非易失性存储装置，非易失性存储装置(300)具有存储单元阵列，该存储单元阵列包括多个以同一极性的电脉冲在多个电阻状态之间进行过渡的电阻变化型元件。将串联电阻设定器(310)设置在存储单元阵列(70)和电脉冲施加装置(50)之间，通过控制串联电阻设定器，在使所选择的电阻变化型元件从低电阻状态变化到高电阻状态时和从高电阻状态变化到低电阻状态时的至少一方，使所述串联电流路径的电阻值在规定的范围内随时间变化而变化。
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公开(公告)号：CN103003884A
公开(公告)日：2013-03-27
申请号：CN201280001452.0
申请日：2012-07-11
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/004 , G11C7/14 , G11C11/1673 , G11C13/0004 , G11C2013/0054 , G11C2213/71 , G11C2213/72 , G11C2213/73 , G11C2213/77
Abstract: 本发明提供一种交叉点型非易失性存储装置，能够抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下。交叉点型非易失性存储装置具有：多个位线，与多个字线垂直；由存储单元构成的交叉点单元阵列（1），根据在其立体交差点配置的电信号以可逆的方式在2个以上的状态下使电阻值变化；偏移检测单元阵列（2E），构成为包括偏移检测单元，该偏移检测单元的字线共通，具有比存储单元的高电阻状态下的电阻值高的电阻值；读出电路（读出放大器（7）等），利用在交叉点单元阵列（1）的选择位线中流过的电流判别选择存储单元的电阻状态；以及电流源（6），在读出动作的期间内，对偏移检测单元阵列供给电流。
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公开(公告)号：CN102959636A
公开(公告)日：2013-03-06
申请号：CN201280001450.1
申请日：2012-06-18
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/004 , G11C11/1673 , G11C13/0002 , G11C13/0004 , G11C13/0007 , G11C13/0011 , G11C13/003 , G11C2013/0054 , G11C2213/77
Abstract: 本发明提供一种交叉点型的非易失性半导体存储装置，能够抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下。该非易失性半导体存储装置具有多个字线（2）、以与多个字线（2）立体交差的方式形成的多个位线（3）、以及由针对多个字线（2）与多个位线（3）的各个立体交差点设置的单元的集合体构成的交叉点单元阵列（1），单元的集合体包括：存储单元（4），该存储单元（4）包括存储元件，该存储元件进行根据电信号以可逆的方式在2个以上的状态下使电阻值变化的存储动作；以及偏移检测单元（5），具有比存储元件进行存储动作时的高电阻状态下的存储元件的电阻值高的固定的电阻值。
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公开(公告)号：CN102667947A
公开(公告)日：2012-09-12
申请号：CN201180004630.0
申请日：2011-09-28
Applicant: 松下电器产业株式会社
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0064 , G11C13/0069 , G11C2013/0073 , G11C2013/0083 , G11C2213/32 , G11C2213/72 , G11C2213/79 , H01L27/2409 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 在具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层的电阻变化型非易失性存储元件处于初始状态时，在第1电极与第2电极之间施加第1形成用电压，直到发生变化为在高电阻状态与低电阻状态之间能够可逆地转变的第1动作可能状态的第1形成为止，在所述第1电极与所述第2电极之间施加第2形成用电压，直到发生变化为能够转变为与在第1形成后的所述第1动作可能状态的低电阻状态的电阻值相比电阻值更低的低电阻状态的第2动作可能状态的第2形成为止，从而进行电阻变化型非易失性存储元件的形成。
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公开(公告)号：CN102640287A
公开(公告)日：2012-08-15
申请号：CN201180004725.2
申请日：2011-11-24
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0026 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。该非易失性存储装置中，基本阵列面（0～3）分别具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群（121～124）、和仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群（131～134），第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与和第1基本阵列面有关的第1全局线连接时，将第2基本阵列面的第1通孔群与电位被固定了的非选择位线用全局位线（GBL_NS）连接。
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