公开(公告)号：CN1165073C

公开(公告)日：2004-09-01

申请号：CN00807405.4

申请日：2000-10-03

Applicant: 松下电器产业株式会社

Inventor： 桥本伸 ,  岸田刚信 ,  江头恭子 ,  畑良文 ,  西胁彻 ,  田中知哉

IPC: H01L21/28 ,  H01L21/288 ,  H01L21/44 ,  H01L21/445 ,  H01L29/40 ,  H01L29/43 ,  H01L29/47 ,  H01L29/872

CPC classification number: H01L21/26506 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833 ,  Y10S148/019 ,  Y10S148/046

Abstract: 一种半导体装置的制造方法，在半导体层表面附近的区域分布非金属元素后，在半导体层上沉积金属膜。然后，对金属膜实施热处理使构成半导体层的元素和构成金属膜的金属反应，以在半导体层的表面外延生长半导体金属层间化合物层。

公开(公告)号：CN101584029B

公开(公告)日：2011-05-04

申请号：CN200780049952.0

申请日：2007-08-31

Applicant: 松下电器产业株式会社

Inventor： 桥本浩一 ,  桥本伸 ,  江头恭子

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/0465 ,  H01L21/266 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0869 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66719 ,  Y10S438/942 ,  Y10S438/943 ,  Y10S438/945 ,  Y10S438/951

Abstract: 一种半导体装置的制造方法，包含：工序a，准备在表面形成有第1导电型的半导体层(2)的半导体基板；工序b，覆盖半导体层(2)的规定的区域地形成第1掩模(30)；工序c，向形成有第1掩模(30)的半导体层(2)注入第2导电型的杂质离子，从而形成第2导电型的阱区域(6)；工序d，除去第1掩模(30)的一部分，使第1掩模(30)的厚度(t1)减少；工序e，使用光刻蚀法，形成覆盖阱区域(6)的一部分的第2掩模(34)；工序f，向形成有厚度减少的第1掩模(30’)及第2掩模(34)的半导体层(6)注入第1导电型的杂质离子，从而形成第1导电型的源极区域(8)。

公开(公告)号：CN101584029A

公开(公告)日：2009-11-18

申请号：CN200780049952.0

申请日：2007-08-31

Applicant: 松下电器产业株式会社

Inventor： 桥本浩一 ,  桥本伸 ,  江头恭子

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/0465 ,  H01L21/266 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0869 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66719 ,  Y10S438/942 ,  Y10S438/943 ,  Y10S438/945 ,  Y10S438/951

Abstract: 一种半导体装置的制造方法，包含：工序a，准备在表面形成有第1导电型的半导体层(2)的半导体基板；工序b，覆盖半导体层(2)的规定的区域地形成第1掩模(30)；工序c，向形成有第1掩模(30)的半导体层(2)注入第2导电型的杂质离子，从而形成第2导电型的阱区域(6)；工序d，除去第1掩模(30)的一部分，使第1掩模(30)的厚度(t1)减少；工序e，使用光刻蚀法，形成覆盖阱区域(6)的一部分的第2掩模(34)；工序f，向形成有厚度减少的第1掩模(30’)及第2掩模(34)的半导体层(6)注入第1导电型的杂质离子，从而形成第1导电型的源极区域(8)。

公开(公告)号：CN100403166C

公开(公告)日：2008-07-16

申请号：CN200410084972.X

申请日：2004-10-08

Applicant: 松下电器产业株式会社

Inventor： 野田研二 ,  桥本伸

IPC: G03F1/08 ,  G03F7/20

CPC classification number: G03F1/36

Abstract: 本发明公开了一种光掩模、及图案形成方法。本发明的目的在于：提供一种光掩模，该光掩模能够形成较好再现的相互交叉或者合流的多个狭缝图案。光掩模，在透过性衬底上，包括：彼此间隔相同分开设置的3个以上的叠片状第1遮光部分110a、与第1遮光部分110a邻接形成的第3遮光部分110c、以及被第1遮光部分110a和第3遮光部分110c包围形成的狭缝状第1透光部分。第3遮光部分110c，以包含距3个以上的所述第1遮光部分110a的距离相同的点的形式形成。通过使用本光掩模，能够用同一个工序形成连接孔图案、和蜂窝状连接孔图案。

公开(公告)号：CN1601735A

公开(公告)日：2005-03-30

申请号：CN200410082604.1

申请日：2004-09-21

Applicant: 松下电器产业株式会社

Inventor： 桥本伸 ,  三村忠昭

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L24/05 ,  H01L23/5226 ,  H01L23/53228 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05556 ,  H01L2224/05558 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01045 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/00014

Abstract: 本发明公开了一种半导体器件及其制造方法。本发明的目的在于：提供一种防止在半导体工序中的接合或者检查时的探测时，由于施加在衬垫电极上的应力而在衬垫电极的下层的绝缘膜产生裂纹的半导体器件。半导体器件，包括：在形成在硅衬底101上的绝缘膜(113)上形成的第1衬垫(116)、在第1衬垫(116)上形成的绝缘膜(117)、在绝缘膜(117)上形成的第2衬垫(121)、以及在第1衬垫(116)和第2衬垫(121)之间的绝缘膜(117)中形成的网状连接孔(119)。网状连接孔(119)为一个连续的结构体。

公开(公告)号：CN1034840C

公开(公告)日：1997-05-07

申请号：CN94102229.3

申请日：1994-03-03

Applicant: 松下电器产业株式会社

Inventor： 平濑顺司 ,  桥本伸

IPC: H01L27/108 ,  H01L27/11 ,  H01L27/10 ,  H01L21/82 ,  G11C11/34

CPC classification number: H01L27/108 ,  H01L27/105

Abstract: 在本发明的半导体器件中，把由绝缘部分隔开的集成电路外围部分限定为虚拟单元区，其中心部分限定为有源单元区。在有源单元区形成DRAM、SRAM、EEPROM、掩模ROM等存储单元。在集成电路区设置多个由隔离区限定的单元形成区，其内设置具有场效应管的各有源单元和有一不起半导体元件作用的元件的虚拟单元。该元件至少包括栅极和至少从与场效应半导体元件相同的结构中除去一个PN结。全部虚拟单元均可无PN结。