-
公开(公告)号：CN1495852A
公开(公告)日：2004-05-12
申请号：CN03164947.5
申请日：2003-08-06
Applicant: 松下电器产业株式会社
IPC: H01L21/00
CPC classification number: H01L23/585 , G06F17/5068 , H01L27/0203 , H01L2924/0002 , Y02T10/82 , H01L2924/00
Abstract: 本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。
-
公开(公告)号：CN100533731C
公开(公告)日：2009-08-26
申请号：CN200510076262.7
申请日：2005-04-12
Applicant: 松下电器产业株式会社
CPC classification number: H01L23/5223 , H01L23/5286 , H01L27/0805 , H01L2924/0002 , H01L2924/00
Abstract: 提供一种能够有效地吸收电源噪声、能够实现电路的稳定操作的半导体集成电路器件，具体地，能够在噪声产生源附近吸收噪声的半导体集成电路器件。半导体集成电路器件具有至少一个电路模块。半导体集成电路器件包括具有在电路模块上形成的第一导体层(1a)和在第一导体层(1a)上形成的第二导体层(1b)以及其间插入的电容器绝缘膜(1c)的旁路电容器。旁路电容器的第一和第二导体层的一个通过固定衬底电位的衬底接触连接到接地线路或电源线路的一个，另一个连接到电源线路或接地线路的另一个。该第一导体层和第二导体的厚度互不相同。
-
Patent Agency Ranking
公开(公告)号：CN100403518C
公开(公告)日：2008-07-16
申请号：CN03164958.0
申请日：2003-08-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 为了提供一种能够形成高可靠性半导体装置的生成用于半导体装置的图案的高精确度方法，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；从布图图案中选取掩模图案的面积比的步骤；以及把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的布图图案最适合的面积比，以便使层的面积比能是最适合的面积比。
-
公开(公告)号：CN100399526C
公开(公告)日：2008-07-02
申请号：CN200310118346.3
申请日：2003-11-21
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/768 , H01L21/321 , H01L21/28 , H01L21/3205
CPC classification number: G06F17/5081
Abstract: 本发明的课题的目的在于，用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部。为此，通过限制芯片布局上的同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制判定布线是否良好，从而检测出布线形成缺陷部位。这样，通过在布局设计阶段检测出超过面积比限制的缺陷部位，可避免因小丘或布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等形成缺陷。
-
公开(公告)号：CN1285112C
公开(公告)日：2006-11-15
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
-
公开(公告)号：CN1503342A
公开(公告)日：2004-06-09
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
-
公开(公告)号：CN1503341A
公开(公告)日：2004-06-09
申请号：CN200310118346.3
申请日：2003-11-21
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/768 , H01L21/321 , H01L21/28 , H01L21/3205
CPC classification number: G06F17/5081
Abstract: 本发明的课题的目的在于，用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部。为此，通过限制芯片布局上的同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制判定布线是否良好，从而检测出布线形成缺陷部位。这样，通过在布局设计阶段检测出超过面积比限制的缺陷部位，可避免因小丘或布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等形成缺陷。
-
-
-
-
-
-
Search Results
17
records
(took 0.03 seconds)
