公开(公告)号：CN1495650A

公开(公告)日：2004-05-12

申请号：CN03164958.0

申请日：2003-08-06

Applicant: 松下电器产业株式会社

Inventor： 伊藤光实 ,  嶋田纯一 ,  向井清士 ,  辻川洋行

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

Abstract: 为了提供一种能够形成高可靠性半导体装置的生成用于半导体装置的图案的高精确度方法，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；从布图图案中选取掩模图案的面积比的步骤；以及把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的布图图案最适合的面积比，以便使层的面积比能是最适合的面积比。

公开(公告)号：CN1495852A

公开(公告)日：2004-05-12

申请号：CN03164947.5

申请日：2003-08-06

Applicant: 松下电器产业株式会社

Inventor： 伊藤光实 ,  嶋田纯一 ,  向井清士 ,  辻川洋行

IPC: H01L21/00

CPC classification number: H01L23/585 ,  G06F17/5068 ,  H01L27/0203 ,  H01L2924/0002 ,  Y02T10/82 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。

公开(公告)号：CN101355077A

公开(公告)日：2009-01-28

申请号：CN200810213099.8

申请日：2005-08-19

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  木村文浩 ,  嶋田纯一 ,  藤田和久

IPC: H01L23/528 ,  H01L27/02 ,  H01L23/522

CPC classification number: H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体装置及该半导体装置的设计方法。通过让为了达到面积率而插到布线层的空闲区域的虚设金属布线有两个或者两个以上的地方连接在VDD或者VSS的电源布线上，便既能谋求电源布线的增强，又能达到所规定的面积率。因此，本发明提供了一种确保图案的面积率大于等于规定值、执行压降对策的半导体装置以及半导体装置的设计方法。

公开(公告)号：CN100390924C

公开(公告)日：2008-05-28

申请号：CN03164947.5

申请日：2003-08-06

Applicant: 松下电器产业株式会社

Inventor： 伊藤光实 ,  嶋田纯一 ,  向井清士 ,  辻川洋行

IPC: H01L21/00 ,  G06F17/50 ,  H01L21/82 ,  H01L27/02

CPC classification number: H01L23/585 ,  G06F17/5068 ,  H01L27/0203 ,  H01L2924/0002 ,  Y02T10/82 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。

公开(公告)号：CN1750251A

公开(公告)日：2006-03-22

申请号：CN200510092631.1

申请日：2005-08-19

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  木村文浩 ,  嶋田纯一 ,  藤田和久

IPC: H01L21/768

CPC classification number: H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体装置及该半导体装置的设计方法。通过让为了达到面积率而插到布线层的空闲区域的虚设金属布线有两个或者两个以上的地方连接在VDD或者VSS的电源布线上，便既能谋求电源布线的增强，又能达到所规定的面积率。因此，本发明提供了一种确保图案的面积率大于等于规定值、执行压降对策的半导体装置以及半导体装置的设计方法。

公开(公告)号：CN100403518C

公开(公告)日：2008-07-16

申请号：CN03164958.0

申请日：2003-08-06

Applicant: 松下电器产业株式会社

Inventor： 伊藤光实 ,  嶋田纯一 ,  向井清士 ,  辻川洋行

IPC: H01L21/82 ,  H01L21/77 ,  G06F17/50

CPC classification number: G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

Abstract: 为了提供一种能够形成高可靠性半导体装置的生成用于半导体装置的图案的高精确度方法，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；从布图图案中选取掩模图案的面积比的步骤；以及把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的布图图案最适合的面积比，以便使层的面积比能是最适合的面积比。

公开(公告)号：CN101064302A

公开(公告)日：2007-10-31

申请号：CN200710102009.3

申请日：2007-04-26

Applicant: 松下电器产业株式会社

Inventor： 嶋田纯一 ,  木村文浩 ,  松村阳一 ,  大桥贵子 ,  岩内宣之 ,  藤野健哉 ,  荒木章之 ,  桥本幸治 ,  安井卓也 ,  田口浩文

IPC: H01L27/00 ,  H01L27/02 ,  H01L23/522 ,  H01L23/528 ,  H01L21/82 ,  H01L21/768 ,  G06F17/50

CPC classification number: H01L27/0203 ,  H01L27/118

Abstract: 本发明公开了一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。构成与栅极(10)连接的配线(11、12、13)的配线层(M1～M3)中，各配线被设置为不覆盖天线保护元件(17)的活性区域上方。另一方面，其上层的配线层(M4)中设置的配线(18)，被设置为至少部分覆盖天线保护元件(17)的活性区域上方。