-
公开(公告)号：CN119789472A
公开(公告)日：2025-04-08
申请号：CN202411647199.7
申请日：2024-11-18
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明涉及一种鳍式p型多沟道GaN晶体管结构及制备方法，其结构自下而上包括衬底；缓冲层，N个势垒层‑沟道层。各沟道层包括未掺杂区、掺杂区，各沟道层中临近沟道层与势垒层界面的地方，形成二维空穴气和空穴积聚区，作为GaN晶体管的多个导电沟道。对部分区域的所有势垒层和沟道层进行刻蚀，形成鳍型结构；设置介质层与栅电极包覆于鳍型结构的台面、侧边和凹槽底面，对导电沟道进行调控；设置漏电极和源电极于栅电极两侧，与导电沟道形成接触，本发明提出的器件，沟道层中未掺杂区和掺杂区的设计，有效提高了空穴的迁移率，同时抑制了寄生二维电子气的形成，多导电沟道提高了GaN晶体管的导通电流；鳍型结构增强了栅极对GaN晶体管的导电沟道的控制。
-
公开(公告)号：CN117832261A
公开(公告)日：2024-04-05
申请号：CN202410055963.5
申请日：2024-01-15
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L29/423 , H01L29/778 , H01L21/335 , H01L29/06 , H01L29/20
Abstract: 一种具有P型GaN栅增强型GaN晶体管结构及其制备方法，其结构包括自下而上依次设置的衬底层、III‑N复合缓冲层、GaN沟道层、III‑N势垒层，在III‑N势垒层上设置有直角梯形P型GaN栅、源电极和漏电极，P型GaN栅顶面设置栅金属电极；方法包括先在衬底层上依次生长III‑N复合缓冲层、GaN沟道层、III‑N势垒层和P型GaN层材料，再制备具有小底切角的光刻胶图案，并刻蚀掉没有光刻胶图案的P型GaN层材料，得到一侧为斜坡的直角梯形P型GaN栅，最后在III‑N势垒层表面制备源电极和漏电极，并在P型GaN栅顶面制备栅金属电极；P型GaN栅实现了增强型工作，且其单端倾斜结构的设计，减少了栅漏之间的局域电场尖峰，从而增强了器件的击穿电压，抑制了器件的电流崩塌效应，提高了器件的可靠性。
-
公开(公告)号：CN116260327A
公开(公告)日：2023-06-13
申请号：CN202310160863.4
申请日：2023-02-23
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明涉及一种GaN HEMT功率半桥电路系统，包括：死区时间控制电路(1)、电平移位电路和上侧逻辑电路(2)、逻辑和控制电路(3)、高侧驱动(4)、低侧驱动(5)、电流检测电路(6)、高侧器件(7)、低侧器件(8)、二极管(D)、第一电容(C101)、电感(L)、第二电容(C102)和第一电阻(R101)。本发明实施例的GaN HEMT半桥电路系统在降低电路静态功耗的同时，提高电路性能，且具备防止高侧与低侧器件串通的保护电路系统功能；在提升半桥电路性能的同时，提升了电路的可靠性，降低了设备损坏的风险。
-
公开(公告)号：CN115692184A
公开(公告)日：2023-02-03
申请号：CN202211354448.4
申请日：2022-10-31
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L21/28 , H01L21/335 , H01L29/40 , H01L29/423 , H01L29/778
Abstract: 本发明涉及一种基于选择性湿法腐蚀工艺的P‑AlGaN栅增强型晶体管及制备方法，该制备方法包括步骤：在衬底层上依次生长AlN成核层、缓冲层、GaN沟道层、AlGaN势垒层、GaN帽层、P‑AlGaN层、金属层和掩膜层；使用干法刻蚀方法去除栅极区域外的掩膜层和金属层，露出P‑AlGaN层的上表面；使用湿法刻蚀方法，以GaN帽层为自停止层，刻蚀掉栅极区域外的P‑AlGaN层，形成P‑AlGaN栅极结构；湿法去除掩膜层，并在金属层、P‑AlGaN层、P‑AlGaN层的表面沉积介质材料，形成钝化层；在器件有源区之外制备隔离区；在P‑AlGaN栅极结构上的金属层上制备栅极；在栅极的一侧制备源极，另一侧制备漏极，使得源极和漏极均与隔离区相邻且深入GaN沟道层中。该方法解决了传统干法刻蚀所造成的损伤导致的P‑GaN侧墙缺陷产生的问题。
-
公开(公告)号：CN115188841A
公开(公告)日：2022-10-14
申请号：CN202210716571.X
申请日：2022-06-22
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L31/0232 , H01L31/112 , H01L31/18
Abstract: 本发明涉及一种GaN HEMT结构太赫兹探测器及制备方法，太赫兹探测器包括：衬底层、复合缓冲层、沟道层、势垒层、栅电极、源电极、漏电极、钝化层和微透镜，其中，衬底层、复合缓冲层、沟道层、势垒层依次层叠；栅电极、源电极、漏电极均位于势垒层上，且栅电极位于源电极和漏电极之间；钝化层位于势垒层、栅电极、源电极和漏电极上；微透镜位于钝化层上，且微透镜的表面呈凸起状以聚焦入射太赫兹波。该太赫兹探测器中设置表面呈凸起状的微透镜以聚焦入射太赫兹波，可以减小GaN HEMT结构太赫兹探测器对太赫兹波的接受面积，提高接受太赫兹波的效率，提高太赫兹探测器的响应度等各项指标，整体上提高该太赫兹探测器的探测信号的性能。
-
Patent Agency Ranking
公开(公告)号：CN115020490A
公开(公告)日：2022-09-06
申请号：CN202210721823.8
申请日：2022-06-24
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L29/778 , H01L29/10 , H01L21/335
Abstract: 本发明公开了一种具有非极性沟道的增强型GaN基HEMT器件结构及其制备方法，该结构自下而上依次包括衬底层、缓冲层、沟道层、势垒层以及位于势垒层上的源电极、栅电极和漏电极；其中，沟道层和势垒层具有一台阶，台阶上表面为三族氮化物半导体的极型面，台阶侧面为三族氮化物半导体的非极型面。源电极和漏电极设在台阶上表面，栅电极覆盖台阶侧面。在台阶侧面附近、沟道层和势垒层的界面处，由于三族氮化物半导体非极型面的极化系数很弱，栅电极不加偏压的时候无二维电子气产生，从而得到增强型GaN基HEMT器件。
-
公开(公告)号：CN114975624A
公开(公告)日：2022-08-30
申请号：CN202210767532.2
申请日：2022-07-01
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L29/778 , H01L21/335
Abstract: 本发明公开了一种高线性度GaN基HEMT器件结构及其制备方法，该结构从下往上依次包括衬底、成核层、缓冲层、沟道层、势垒层，势垒层上方设有漏电极、栅电极，漏电极与栅电极之间的势垒层上方为第一钝化层；势垒层和沟道层的一端部设置有凹槽，凹槽中设置有源电极，源电极与栅电极之间的势垒层上方为第二钝化层，漏电极与二维电子气形成欧姆接触；源电极与二维电子气形成肖特基接触，使源电阻RS随沟道电流的增大而减小，从而提高了GaN基HEMT的跨导平坦度和线性度。
-
公开(公告)号：CN118136663A
公开(公告)日：2024-06-04
申请号：CN202410273491.0
申请日：2024-03-11
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L29/778 , H01L29/06 , H01L29/10 , H01L29/207 , H01L29/201 , H01L29/20 , H01L21/335
Abstract: 一种氮极性增强型氮化镓高电子迁移率晶体管结构及其制备方法，晶体管结构自下而上依次包括：衬底、复合缓冲层、渐变势垒层、势垒层、沟道层，沟道层上设置有钝化层、再生长层及顶层，顶层与再生长层被钝化层隔离开，再生长层上设置有源电极及漏电极，顶层上设置有栅电极，栅电极布设于源电极及漏电极之间；制备方法包括：在衬底层上依次外延生长复合缓冲层、渐变势垒层、势垒层和沟道层，在沟道层表面进行台面刻蚀隔离，直至将二维电子气刻断，再在沟道层表面外延生长再生长层和顶层，在再生长层表面制备源极和漏极，在顶层表面制备栅极，最后在器件表面制备钝化层，并刻蚀窗口；实现了器件增强型工作，并能保持高栅极电容、高栅控能力。
-
公开(公告)号：CN115148734A
公开(公告)日：2022-10-04
申请号：CN202210721926.4
申请日：2022-06-24
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L27/095
Abstract: 砷化镓低噪声放大器和氮化镓功率放大器单片集成电路，自下而上依次包括衬底层、缓冲层、沟道层、势垒层以及位于势垒层上的电极；其中衬底层采用硅材料，衬底层上方为缓冲层，分为左右两个部分，左边为三族氮化物复合缓冲层、右边为三族砷化物缓冲层。氮化镓缓冲层上方为氮化镓晶体管的沟道层和势垒层；三族砷化物缓冲层上方为砷化镓晶体管的沟道层和势垒层，势垒层上方为氮化镓晶体管和砷化镓晶体管的电极，衬底层背面至势垒层上设置有通孔。该集成方法可以在同一个硅衬底上实现氮化镓晶体管和砷化镓晶体管的集成，有效减少低噪声放大器和功率放大器之间的寄生效应，改善电路高频性能，并且可以减少芯片面积，降低成本，增加散热。
-
公开(公告)号：CN114005867A
公开(公告)日：2022-02-01
申请号：CN202111070445.3
申请日：2021-09-13
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L29/06 , H01L29/45 , H01L29/778 , H01L21/28 , H01L21/335 , H01L27/07
Abstract: 本发明涉及一种高电子迁移率异质结结构及制备方法、二极管、晶体管，异质结结构包括：衬底、复合缓冲区、沟道层、复合势垒区、离子注入区、凹槽和欧姆接触电极，衬底、复合缓冲区、沟道层、复合势垒区依次层叠；离子注入区贯穿复合势垒区且位于沟道层中，位于沟道层中的离子注入区部分形成n型掺杂；凹槽位于离子注入区中，同时贯穿复合势垒区且位于沟道层中；欧姆接触电极填充凹槽。该异质结结构中，沟道层中的离子注入区形成n型重掺杂，离子注入区中的欧姆接触电极与离子注入区的n型重掺杂之间形成良好的接触，从而实现了具有极低阻值的欧姆接触电极。
-
-
-
-
-
-
-
-
-
Search Results
26
records
(took 0.076 seconds)
