公开(公告)号：CN119416719A

公开(公告)日：2025-02-11

申请号：CN202411563563.1

申请日：2024-11-04

Applicant: 广东高云半导体科技股份有限公司

Inventor： 王兴刚 ,  闵祥伟 ,  李海波 ,  魏山菊 ,  王铜铜 ,  范召 ,  宋国民

IPC: G06F30/347 ,  G06F30/343 ,  G06F30/398 ,  G06F111/04

Abstract: 本发明提出一种布线方法、装置、电子设备及存储介质，属于集成电路技术领域，在布线方法中，根据各时序路径的预分析结果，先调整时序紧张的时序路径的逻辑级数和/或逻辑资源，以降低时序路径的拥塞度和逻辑级数，再在调整后的基础上进行布线，降低布线失败概率。布线后若存在时序不收敛的时序路径，且满足重调整条件，则重新进入分析时序路径的步骤，来进行新一轮的布线调整，直至所有时序路径达到时序收敛，或者不满足重调整条件。从而，解决了传统FPGA布线方法无法干预时序预分析结果和无法调整拥塞度的问题，提高了设计的时序性能，并降低了布线失败的风险，进而有助于提高设计效率以及实现设计成果的转化。

公开(公告)号：CN119416718A

公开(公告)日：2025-02-11

申请号：CN202510025552.6

申请日：2025-01-08

Applicant: 上海创景信息科技股份有限公司

Inventor： 李悦坤 ,  孔祥雷 ,  陆发忠

IPC: G06F30/343 ,  G06F30/347

Abstract: 本发明提供了一种基于FPGA的协议定制化场景模型的系统及方法，包括：硬件模块、FPGA功能模块以及场景模型软件模块；硬件模块，集成于FPGA功能模块中，用于对FPGA功能模块发送IP化指令；场景模型软件模块，用于设定场景模型框架产生的参数，并传输给FPGA功能模块，并对场景模型框架以及数据进行统一管理；FPGA功能模块，用于基于硬件模块和场景模型软件模块，形成协议定制化场景模型的IP核，并将IP核数据传输给总线，同时将数据传输给硬件模块和场景模型软件模块，用于电路保护。本发明省去了编译、下载、调试等工作直接对场景模型定制。

公开(公告)号：CN114282475B

公开(公告)日：2025-01-24

申请号：CN202111563935.7

申请日：2021-12-20

Applicant: 中国电子科技集团公司第五十八研究所

Inventor： 吴会祥 ,  李文学 ,  侯庆庆 ,  林凡淼

IPC: G06F30/347 ,  G06F15/78 ,  G06F115/02 ,  G06F119/04

Abstract: 本发明涉及一种程序烧录装置及方法，其中的程序烧录装置，包括控制模块、Flash模块、SoC模块，所述控制模块、Flash模块以及SoC模块之间依次串联相连；一种程序烧录方法，所述的烧录方法基于所述的烧录装置搭建，同时烧录方法按照联网状态不同，分为在线烧录方法、离线烧录方法、在线离线混合烧录方法，所述SoC模块中的各SoC工位均采用Flash启动方式启动，通过控制模块控制存储使能引脚，实现自动将Flash存储芯片内部程序烧录到其RAM中；所述SoC模块中在所有SoC工位程序都烧录完成后，Flash存储芯片供电电源被切断。本发明具有操作方便、节约成本以及节省资源等方面的优点。

公开(公告)号：CN119167854A

公开(公告)日：2024-12-20

申请号：CN202411023770.8

申请日：2024-07-29

Applicant: 上海安路信息科技股份有限公司

Inventor： 葛坤峰 ,  刘榜 ,  耿孝谨

IPC: G06F30/347 ,  G06F30/343

Abstract: 本发明公开了一种基于FPGA器件移动的时序优化控制方法及装置，获取若干待移动FPGA器件的位置信息和Slack时序值；根据位置信息，在若干待移动FPGA器件中选取目标FPGA器件；其中，每一目标FPGA器件之间的距离为栅格间距；筛选Slack时序值大于时序紧张阈值的目标FPGA器件，获得同步移动器件；将每一同步移动器件合并为伪装器件，并基于单体器件时序优化算法对伪装器件进行移动控制。本发明基于位置信息和Slack时序值进行FPGA器件的筛选，现了多个FPGA器件的同步移动，继而实现了多个FPGA器件的同步时序优化，提高了FPGA的布局效率。

公开(公告)号：CN117807939B

公开(公告)日：2024-12-10

申请号：CN202311850578.1

申请日：2023-12-29

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/347 ,  G06F30/343 ,  G06F30/392

Abstract: 本发明涉及FPGA技术领域，公开了电路超图确定方法、装置、计算机设备及存储介质，方法包括：获取为FPGA芯片设计的原始电路的拓扑图，并基于拓扑图，确定原始电路中各个逻辑单元对应的拓扑序；在原始电路中确定至少一种异构资源；基于拓扑序，确定每种异构资源中逻辑单元之间的连接信息，并根据逻辑单元与连接信息分别构建每种所述异构资源的超图，以得到原始电路对应的超图合集。本发明降低了通过布局算法求解时超图的复杂度，同时减少了约束条件，降低了布局算法的求解难度。另外，由于不同种异构资源对应的超图之间不存在耦合关系，因此可以对超图合集进行并行运算，进一步提高了求解效率，同时提高了求解质量。

公开(公告)号：CN115048893B

公开(公告)日：2024-11-08

申请号：CN202210736330.1

申请日：2022-06-27

Applicant: 无锡中微亿芯有限公司

Inventor： 王新晨 ,  董志丹 ,  刘佩

IPC: G06F30/347 ,  G06F30/343 ,  G06F30/392 ,  G06F30/398

Abstract: 本申请公开了一种通过修改网表以简化布局的FPGA布局方法，涉及FPGA技术领域，该方法首先在忽略逻辑单元之间的布局位置关联的基础上进行初始布局，提高了布局位置选择的灵活性、降低了位置选择难度；然后通过适当的增加和/或删除逻辑单元、在不改变用户设计的功能逻辑的前提下修改用户输入网表，以此修复还原逻辑单元之间的布局位置关联，就能得到所要的布局结果，只需要执行一次修改原始用户网表的操作，无需在迭代中反复检查布局约束，可以在满足逻辑单元的布局关联约束的基础上简化布局过程，降低了布局难度、减少布局时间、提高布局效率。

公开(公告)号：CN111881640B

公开(公告)日：2024-11-08

申请号：CN202010762700.X

申请日：2020-07-31

Applicant: 上海华力微电子有限公司

Inventor： 晏颖 ,  金建明

IPC: G06F30/347 ,  G06F30/398 ,  G06F30/392

Abstract: 本发明提供一种电可编程熔丝系统及其编程方法、读取方法，所述电可编程熔丝系统包括存储模块和参考模块。所述存储模块包括多个存储单元和多个第一比较器，所述多个存储单元呈阵列式排布。所述参考模块包括呈线性排布的多个参考单元和一个第二比较器。本发明在每行存储单元中连接一个参考单元以形成一参考模块，且所述参考模块的电路设计与每列所述存储单元的电路设计相同，故不仅在排版上能够节约版图面积，在制版过程中还易统一操作。此外，在读取每行所述存储单元的数据时，仅需读取一次所述参考模块的参考电流值作为存储电流值的统一比较值即可，不仅读取的功耗低，还能保证参考电流值的一致性，以提高读取的可靠性。

公开(公告)号：CN115081371B

公开(公告)日：2024-10-01

申请号：CN202210757199.7

申请日：2022-06-30

Applicant: 无锡中微亿芯有限公司

Inventor： 姜姗 ,  董志丹 ,  虞健 ,  王新晨 ,  李卿 ,  惠锋

IPC: G06F30/347 ,  G06F30/392 ,  G06F30/3947 ,  G06F111/04

Abstract: 本申请公开了一种基于IP核的布局范围约束实现的FPGA布局方法，涉及FPGA技术领域，该方法针对内置IP核的FPGA，首先根据每个IP核的IP子网表和IP性能约束确定IP核的布局范围，然后在各个IP核的IP子网表在对应布局范围内布局布线的条件下，基于用户设计约束和各个IP核各自的IP性能约束、对输入网表在FPGA上进行全局的布局布线。通过预先确定IP核的布局范围作为约束，可以保证IP核在对应的布局范围布局时能够达成IP性能约束，可以尽快达成各个IP核的IP性能约束和用户设计约束，降低布局难度，提高布局效率和质量。

公开(公告)号：CN118606120A

公开(公告)日：2024-09-06

申请号：CN202311863174.6

申请日：2023-12-29

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F11/22 ,  G06F11/25 ,  G06F11/36 ,  G06F30/343 ,  G06F30/347

Abstract: 本发明涉及芯片验证技术领域，公开了一种芯片位流验证方法、装置、计算机设备及存储介质。所述方法包括：基于密码算法构建测试用例代码；测试用例代码为行为级的代码；将测试用例代码转换为测试逻辑网表；将测试逻辑网表配置到待测芯片，得到芯片布局布线结果，并生成待测芯片的资源利用率报告；基于芯片布局布线结果生成测试比特流文件；将测试比特流文件加载到待测芯片中，生成待测芯片的功能验证结果；根据待测芯片的资源利用率报告及待测芯片的功能验证结果，确定待测芯片的位流验证结果。上述方案，将密码算法用于构建测试用例代码，提高了测试用例对待测芯片的资源利用率，在实现芯片位流验证功能时效率高。

公开(公告)号：CN118569187A

公开(公告)日：2024-08-30

申请号：CN202410637807.X

申请日：2024-05-22

Applicant: 中国电子科技集团公司第五十四研究所

Inventor： 李晶 ,  王亚舟 ,  刘旭东 ,  樊宏宝 ,  刘友永 ,  马文起

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/347 ,  G06F1/12 ,  G06F115/02

Abstract: 本发明公开了基于时差测量的高精度时频同步SIP集成设计方法，属于小型化高精度时频传递技术领域；其基于高精度的时差测量以及高精度的时频同步锁相控制原理，提出了一款高精度的时频同步芯片的设计模型，研制的芯片可具备测量和信号处理及时频同步的功能。本发明属于小型化高精度时频传递技术领域，主要为航天测控领域分布式测控站以及分布式雷达系统提供小型化高精度时频传递单元，便于机载或者车载。