公开(公告)号：CN1956098A

公开(公告)日：2007-05-02

申请号：CN200610148683.0

申请日：2006-08-02

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二 ,  大林茂树 ,  塚本康正 ,  薮内诚

IPC: G11C8/08 ,  G11C11/408 ,  G11C11/415

Abstract: 对应于各字线设置根据存储器单元晶体管的阈值电压的变动来调整字线选择时的电压电平的电平移动元件。该电平移动元件降低驱动器电源电压，并向选择字线上传输。另外，代替该电平移动元件，也可以设置根据存储器单元晶体管的阈值电压电平来下拉字线电压的下拉元件。在任何一种情况下，都能够根据存储器单元晶体管的阈值电压的变动，不使用另外的电源系统来调整选择字线电压电平，无需使电源系统复杂化，即使在低电源电压下也能够实现可稳定地进行数据的写入/读出的半导体存储装置。

公开(公告)号：CN118245388A

公开(公告)日：2024-06-25

申请号：CN202410281935.5

申请日：2024-03-12

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 王迪 ,  张庆文 ,  薛甜甜

IPC: G06F12/02 ,  G11C11/415 ,  G11C11/418

Abstract: 本申请涉及半导体技术领域，具体涉及一种SRAM异步读数据的寻址方法。SRAM异步读数据的寻址方法包括以下步骤：获取所有存储数据对应的地址信息；将所有存储数据对应的地址信息进行排序形成寻址队列，使得在所述寻址队列中任意两个相邻序位的地址信息之间仅有一位地址位不同；按照所述寻址队列中序位顺序依次对获取地址信息对应的存储数据。该SRAM异步读数据的寻址方法，可以解决相关技术中因读取地址信号如果不同步导致SRAM读写时会发生异常的问题。

公开(公告)号：CN117558319A

公开(公告)日：2024-02-13

申请号：CN202311498469.8

申请日：2023-11-10

Applicant: 北京全路通信信号研究设计院集团有限公司

Inventor： 黄瑶 ,  靳旭 ,  刘迥 ,  林子明 ,  刘光宇

IPC: G11C11/415 ,  G11C11/416

Abstract: 本发明公开了一种目标存储器读写方法、装置、设备和存储介质。该方法包括：获取目标存储器的第一端口接收到的第一信号和第二端口接收到的第二信号；获取所述第一信号对应的第一访问地址和所述第二信号对应的第二访问地址；若所述第一访问地址和所述第二访问地址相同，则根据预设规则确定所述第一端口和所述第二端口分别对应的读写优先级；根据所述第一端口和所述第二端口分别对应的读写优先级对所述目标存储器进行读写操作。通过本发明的技术方案，能够当出现同时两个端口访问同一地址单元的情况时，准确地对异步双端口SRAM进行读写操作。

公开(公告)号：CN117133336A

公开(公告)日：2023-11-28

申请号：CN202310591668.7

申请日：2023-05-24

Applicant: 意法半导体国际有限公司

Inventor： K·J·多里 ,  P·库玛 ,  N·乔拉 ,  H·拉瓦特 ,  M·阿尤蒂亚瓦斯

IPC: G11C11/413 ,  G11C11/416 ,  G11C11/415

Abstract: 一种存储器内计算电路包括存储器阵列，该存储器阵列具有通过字线按行连接和通过位线按列连接的SRAM单元。行控制器电路同时并行地致动字线以进行存储器内计算操作。列处理电路包括电流镜像电路，该电流镜像电路对响应于同时致动而在每个位线上形成的读取电流进行镜像以生成用于存储器内计算操作的决策输出。用于字线驱动器的偏置电压和电流镜像电路的配置在存储器内计算操作的执行期间抑制位线上的电压下降到位翻转电压以下。镜像读取电流由积分电容器积分以生成输出电压，该输出电压由模数转换器电路转换为数字信号。

公开(公告)号：CN103198859B

公开(公告)日：2017-07-21

申请号：CN201210399145.4

申请日：2012-10-19

Applicant: 爱思开海力士有限公司

Inventor： 高福林

IPC: G11C11/408 ,  G11C11/415 ,  G11C11/4195

CPC classification number: G11C7/109 ,  G11C8/18 ,  G11C29/023 ,  G11C29/028

Abstract: 本发明公开了一种半导体系统、半导体器件、以及控制命令/地址信号的建立/保持时间的方法。所述半导体系统包括：控制器，被配置成输出时钟使能信号、第一命令/地址信号至第三命令/地址信号、芯片选择信号、第一进入命令和第二进入命令以及退出命令，并且接收输出信号；以及半导体器件，被配置成响应于芯片选择信号和第一进入命令而锁存第一命令/地址信号和第二命令/地址信号并传送输出信号，响应于芯片选择信号和第二进入命令而锁存第一命令/地址信号和第三命令/地址信号并传送输出信号，以及响应于时钟使能信号和退出命令信号而传送由第一命令/地址信号至第三命令/地址信号产生的数据作为输出信号。

公开(公告)号：CN106847329A

公开(公告)日：2017-06-13

申请号：CN201611252909.1

申请日：2016-12-30

Applicant: 宁波大学

Inventor： 汪鹏君 ,  龚道辉 ,  陈伟伟 ,  康耀鹏

IPC: G11C8/10 ,  G11C11/415

CPC classification number: G11C8/10 ,  G11C11/415

Abstract: 本发明公开了一种利用CNFET实现的三值4‑81线地址译码器，包括十个三值2‑9线地址译码器，三值2‑9线地址译码器包括两个结构相同的三值1‑3线地址译码器、九个结构相同的三输入与非门和九个结构相同的反相器，三值1‑3线地址译码器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；优点是功耗较低，延时较小。

公开(公告)号：CN100585734C

公开(公告)日：2010-01-27

申请号：CN200610006832.X

申请日：2006-02-05

Applicant: 冲电气工业株式会社

Inventor： 村田伸一

IPC: G11C11/408 ,  G11C11/415 ,  G11C11/4195 ,  G11C16/08 ,  G11C17/18

CPC classification number: G11C16/24 ,  G11C7/02 ,  G11C7/18 ,  G11C16/0491 ,  G11C2207/002

Abstract: 本发明提供一种与用1个存储单元存储2比特数据的非易失性存储元件相对应、并且可进行高速的读出工作的存储器阵列电路。副位线SBL的一端经由漏极选择器DS连接到共用电源CDV上，另一端经由源极选择器SS连接到主位线MBL上。切换对漏极选择器DS的漏极选择线DSA等和对源极选择器SS的源极选择线SSE等的选择信号，将副位线SBL切换为对存储单元MC的漏极线或源极线使用。由此，2比特容量的存储单元MC的读写成为可能。此外，选择2个存储单元MC，用这些存储单元包夹从存储单元到主位线MBL的副位线SBL。由此，可减少布线路径的寄生电容，进行高速的读出工作。

公开(公告)号：CN1855303A

公开(公告)日：2006-11-01

申请号：CN200610006832.X

申请日：2006-02-05

Applicant: 冲电气工业株式会社

Inventor： 村田伸一

IPC: G11C11/408 ,  G11C11/415 ,  G11C11/4195 ,  G11C16/08 ,  G11C17/18

CPC classification number: G11C16/24 ,  G11C7/02 ,  G11C7/18 ,  G11C16/0491 ,  G11C2207/002

Abstract: 本发明提供一种与用1个存储单元存储2比特数据的非易失性存储元件相对应、并且可进行高速的读出工作的存储器阵列电路。副位线SBL的一端经由漏极选择器DS连接到共用电源CDV上，另一端经由源极选择器SS连接到主位线MBL上。切换对漏极选择器DS的漏极选择线DSA等和对源极选择器SS的源极选择线SSE等的选择信号，将副位线SBL切换为对存储单元MC的漏极线或源极线使用。由此，2比特容量的存储单元MC的读写成为可能。此外，选择2个存储单元MC，用这些存储单元包夹从存储单元到主位线MBL的副位线SBL。由此，可减少布线路径的寄生电容，进行高速的读出工作。

公开(公告)号：CN118212959A

公开(公告)日：2024-06-18

申请号：CN202410295353.2

申请日：2024-03-15

Applicant: 北京大学深圳研究生院

Inventor： 焦海龙 ,  郑翰卿

IPC: G11C11/415 ,  G11C11/418

Abstract: 本发明公开了一种支持掩码功能的全数字二元内容可寻址存储器，包括M行N列存储单位的BCAM阵列，对应存储器里的M个地址和一个地址里的N个数据位；所述存储单位包括一写单元和一搜索单元，写单元通过由反相器环组成的自锁电路完成写事件；搜索单元根据输入的搜索内容在存储的数据中进行搜索匹配，并输出搜索匹配结果M[m,n]，其中，m表示行号，n表示列号。本发明设计流程与工艺相关性小，开发成本更低、设计周期更短；支持细粒度的掩码功能；通过外围电路和BCAM单元的协同设计进一步降低电路功耗和面积；通过同地址写搜事件处理电路缩短从写入数据到得到搜索地址的关键路径，提升搜索速度。

公开(公告)号：CN117995243A

公开(公告)日：2024-05-07

申请号：CN202410258191.5

申请日：2024-03-06

Applicant: 珠海创飞芯科技有限公司

Inventor： 叶谦 ,  杨雪梅 ,  王志刚

IPC: G11C16/06 ,  G11C16/24 ,  G11C11/41 ,  G11C11/415 ,  G11C11/416 ,  G11C11/413

Abstract: 本申请公开了一种eflash位线驱动电路以及存储芯片，可用于半导体技术领域，该电路包括第一PMOS管、第二PMOS管以及6管静态随机存取存储器SRAM；第一PMOS管的源极连接数字电压电源；第二PMOS管的源极连接第一电压电源；6管静态随机存取存储器SRAM包括两个源极相连的PMOS管，第一PMOS管的漏极和第二PMOS管的漏极均连接6管静态随机存取存储器SRAM中PMOS管的源极。由此，本申请实施例提供的eflash位线驱动电路可以同时实现SRAM和level shifter的功能，能够有效减小版图面积，从而使存储芯片的面积得以减小。