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公开(公告)号：CN117855188A
公开(公告)日：2024-04-09
申请号：CN202311210387.9
申请日：2023-09-19
Applicant: 三星电子株式会社
IPC: H01L23/528 , H10B10/00 , H10B12/00
Abstract: 提供了一种集成电路，所述集成电路包括：单元区域，所述单元区域中布置有多个单元；以及外围区域，所述外围区域中布置有被配置为控制所述多个单元的电路，其中，所述单元区域还包括：多条第一栅极线，所述多条第一栅极线位于衬底上方；多个第一图案，所述多个第一图案在位于所述多条第一栅极线上方的第一布线层中延伸；多个第二图案，所述多个第二图案在位于所述衬底下方的背面布线层中在第一水平方向上延伸；以及多个第一通路，所述多个第一通路中的每一者在垂直方向上穿过所述衬底，其中，所述多个第一通路中的每一者包括连接到所述多个第一图案中的相应的第一图案的顶表面和连接到所述多个第二图案中的相应的第二图案的底表面。
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公开(公告)号：CN108695319B
公开(公告)日：2023-11-14
申请号：CN201810315561.9
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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公开(公告)号：CN108694975B
公开(公告)日：2023-08-08
申请号：CN201810311688.3
申请日：2018-04-09
Applicant: 三星电子株式会社
IPC: G11C11/419 , G11C11/412
Abstract: 一种存储器件包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。
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公开(公告)号：CN114898791A
公开(公告)日：2022-08-12
申请号：CN202210610664.4
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H01L27/11
Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。
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公开(公告)号：CN114898790A
公开(公告)日：2022-08-12
申请号：CN202210609658.7
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H01L27/11
Abstract: 一种半导体设备，包括：基底，其包括沿第一方向延伸的第一有源区域和第二有源区域，第一有源区域和第二有源区域沿垂直于第一方向的第二方向布置；第一栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第二有源区域上沿第二方向延伸；第一源极区域和第一漏极区域，其位于第一有源区域上，并且位于第一栅电极的两侧；第二源极区域和第二漏极区域，其位于第一有源区域上，并且位于第二栅电极的两侧；第三源极区域和第三漏极区域，其位于第二有源区域上，并且位于第一栅电极的两侧；第四源极区域和第四漏极区域，其位于第二有源区域上，并且位于第三栅电极的两侧；第一导线，其电性连接到第一栅电极；第二导线，其电性连接到第二栅电极、第一源极区域和第二源极区域；第三导线，其电性连接到第三栅电极、第三源极区域和第四源极区域；和第四导线，其电性连接到第一漏极区域、第二漏极区域、第三漏极区域和第四漏极区域，其中，第一电压被提供给第二导线，以及其中，第二电压被提供给第三导线。
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Patent Agency Ranking
公开(公告)号：CN107039070A
公开(公告)日：2017-08-11
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
CPC classification number: G11C11/419 , G11C7/08 , H01L23/5286 , H01L27/092 , H01L27/1104 , H01L27/1116 , H01L28/00 , G11C11/418 , H01L27/0207
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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公开(公告)号：CN118829213A
公开(公告)日：2024-10-22
申请号：CN202410457306.3
申请日：2024-04-16
Applicant: 三星电子株式会社
Abstract: 一种包括只读存储单元的集成电路，所述只读存储单元包括导通单元。所述导通单元包括：第一源极/漏极区和第二源极/漏极区；位于所述第一源极/漏极区和所述导通单元的正面的位线之间的正面接触；以及位于所述第二源极/漏极区和所述导通单元的背面的电力线之间的背面接触。所述位线被配置为向所述导通单元提供位线信号，并且所述电力线被配置为向所述导通单元提供电源电压信号。所述位线和所述电力线彼此垂直对齐。
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公开(公告)号：CN118352338A
公开(公告)日：2024-07-16
申请号：CN202311602203.3
申请日：2023-11-28
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/48 , H01L27/02
Abstract: 一种集成电路包括：衬底，其包括单元区域和虚设区域，其中，多个单元布置在单元区域中；正侧布线层，其在竖直方向上布置在衬底的正表面上方，其中，正侧布线层包括横穿单元区域和虚设区域在第一方向上延伸的第一图案以及在与第一方向相交的第二方向上延伸并接触第一图案的第二图案；穿通件，其在虚设区域中在竖直方向上与正侧布线层交叠并且穿过衬底；以及背侧布线层，其布置在衬底的背表面上，其中，背侧布线层通过穿通件和正侧布线层连接到包括在多个单元中的至少一个晶体管。
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公开(公告)号：CN116913333A
公开(公告)日：2023-10-20
申请号：CN202310395342.7
申请日：2023-04-13
Applicant: 三星电子株式会社
IPC: G11C5/06 , H01L21/768 , H10B10/00 , G11C5/14
Abstract: 提供了一种三维(3D)半导体集成电路和静态随机存取存储器(SRAM)设备。三维(3D)半导体集成电路包括：第一管芯，包括电源电路；第二管芯，包括具有贯通硅通路(TSV)束区的SRAM；第三管芯，包括处理器；以及TSV，每个TSV提供在TSV束区上并从TSV束区延伸到第三管芯。该SRAM设备包括：具有存储体的存储体阵列，每个存储体包括子比特单元阵列和在子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“T”形。
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公开(公告)号：CN116230043A
公开(公告)日：2023-06-06
申请号：CN202211503949.4
申请日：2022-11-28
Applicant: 三星电子株式会社
IPC: G11C8/08 , G11C16/24 , G11C11/419
Abstract: 一种半导体器件包括：衬底，包括第一存储单元、在第一方向上与第一存储单元相邻的第二存储单元、以及在第二方向上与第一存储单元和第二存储单元相邻的比较器电路；真位线和互补位线，与第一存储单元和第二存储单元电连接并且从衬底上的第一布线层在第一方向上延伸；第一电源布线，位于第一布线层上，在真位线与互补位线之间在第一方向上延伸，并且与第一存储单元和第二存储单元电连接；第一字线和第二字线，从衬底上的第二布线层在第二方向上延伸；第一字线焊盘，位于第一布线层上，并且将第一存储单元与第一字线电连接；第二字线焊盘，位于第一布线层上，并且将第二存储单元与第二字线电连接；以及第一接地焊盘，位于第一布线层上。
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