-
公开(公告)号：CN101878529B
公开(公告)日：2012-07-04
申请号：CN200880118388.8
申请日：2008-11-06
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/2409 , G11C13/0002 , G11C2213/71 , G11C2213/72 , H01L27/101 , H01L27/2481 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1683
Abstract: 本发明提供一种非易失性存储装置及其制造方法。非易失性存储装置的特征在于，具有：基板(1)；第一配线(3)；埋入形成在第一通孔(4)中的第一电阻变化元件(5)和第一二极管元件的下部电极(6)；与第一配线(3)正交且由依次叠层有第一二极管元件的半导体层(7)、导电层(8)、第二二极管元件的半导体层(10)而成的多个层构成的第二配线(11)；埋入形成在第二通孔(13)中的第二电阻变化元件(16)和第二二极管元件的上部电极(14)；以及第三配线(17)，第二配线(11)的导电层(8)起到作为第一二极管元件(9)的上部电极和第二二极管元件(15)的下部电极的作用。
-
公开(公告)号：CN102511079A
公开(公告)日：2012-06-20
申请号：CN201180003847.X
申请日：2011-08-10
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L27/10 , H01L45/00
CPC classification number: H01L27/101 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/0688 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种在读出电路的设计中不用设置余量、而能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。多个基本阵列面的每一个基本阵列面具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群、与仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群，第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与第1基本阵列面的第1全局线连接时，将第2基本阵列面的第2通孔群从第2基本阵列面的第2全局线切断。
-
公开(公告)号：CN101946285A
公开(公告)日：2011-01-12
申请号：CN200980105354.X
申请日：2009-12-16
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/101 , G11C13/0002 , G11C13/0069 , G11C2213/71 , G11C2213/72 , G11C2213/77 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/1625 , H01L45/1675
Abstract: 提供一种非易失性存储装置(100)，可以实现稳定的动作，具备电阻变化元件。非易失性存储装置(100)具备：存储单元(M111、M112、…)，对应于多条字线(WL0、WL1、…)与多条位线(BL0、BL1、…)之间的立体交叉点来设置，根据电信号使电阻值可逆地变化；行选择电路·驱动器(103)，具备对字线(WL0、WL1、…)施加指定电压的晶体管(103a)；列选择电路·驱动器(104)，具备对位线(BL0、BL1、…)施加指定的电压的晶体管(104a)；基板偏压电路(110)，对这些晶体管(103a、104a)的基板按正向施加偏压电压。
-
公开(公告)号：CN103003884B
公开(公告)日：2015-04-01
申请号：CN201280001452.0
申请日：2012-07-11
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/004 , G11C7/14 , G11C11/1673 , G11C13/0004 , G11C2013/0054 , G11C2213/71 , G11C2213/72 , G11C2213/73 , G11C2213/77
Abstract: 本发明提供一种交叉点型非易失性存储装置，能够抑制由于潜行电流而引起的存储单元中包含的存储元件的电阻值的检测灵敏度低下。交叉点型非易失性存储装置具有：多个位线，与多个字线垂直；由存储单元构成的交叉点单元阵列（1），根据在其立体交差点配置的电信号以可逆的方式在2个以上的状态下使电阻值变化；偏移检测单元阵列（2E），构成为包括偏移检测单元，该偏移检测单元的字线共通，具有比存储单元的高电阻状态下的电阻值高的电阻值；读出电路（读出放大器（7）等），利用在交叉点单元阵列（1）的选择位线中流过的电流判别选择存储单元的电阻状态；以及电流源（6），在读出动作的期间内，对偏移检测单元阵列供给电流。
-
公开(公告)号：CN102473458B
公开(公告)日：2014-11-05
申请号：CN201180002631.1
申请日：2011-06-02
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0023 , G11C13/003 , G11C13/0069 , G11C2013/0073 , G11C2213/71 , G11C2213/76 , H01L27/0688 , H01L27/2418 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供用以使各层的特性达到稳定的方式而形成于同一方向的存储器单元构成的多层的交叉点型电阻变化非易失性存储装置。存储器单元(51)形成于形成多层的X方向的位线(53)与Y方向的字线(52)的各交点位置。在对沿Z方向对齐的每个位线组、沿Y方向排列了字线共用的多个垂直阵列面的多层交叉点构造中，共同连接的偶数层的位线通过偶数层位线选择开关元件(57)、而共同连接的奇数层的位线通过奇数层位线选择开关元件(58)来切换控制与全局位线(56)的电连接/不连接。在偶数层位线选择开关(57)以及奇数层位线选择开关元件(58)与全局位线(56)之间构成有将P型电流限制元件(91)和N型电流限制元件(90)并联连接得到的双向电流限制电路(920)。
-
Patent Agency Ranking
公开(公告)号：CN102640287B
公开(公告)日：2014-09-17
申请号：CN201180004725.2
申请日：2011-11-24
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0026 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。该非易失性存储装置中，基本阵列面（0～3）分别具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群（121～124）、和仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群（131～134），第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与和第1基本阵列面有关的第1全局线连接时，将第2基本阵列面的第1通孔群与电位被固定了的非选择位线用全局位线（GBL_NS）连接。
-
公开(公告)号：CN102511079B
公开(公告)日：2014-08-27
申请号：CN201180003847.X
申请日：2011-08-10
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L27/10 , H01L45/00
CPC classification number: H01L27/101 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/0688 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种在读出电路的设计中不用设置余量、而能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。多个基本阵列面的每一个基本阵列面具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群、与仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群，第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与第1基本阵列面的第1全局线连接时，将第2基本阵列面的第2通孔群从第2基本阵列面的第2全局线切断。
-
公开(公告)号：CN103339682A
公开(公告)日：2013-10-02
申请号：CN201280007370.7
申请日：2012-11-13
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/004 , G11C13/00 , G11C13/0002 , G11C13/0007 , G11C13/0038
Abstract: 读出放大器电路(7)具有潜行电流补偿用负载电流供给部(8)，对由列选择电路(6)所选择的位线(4)选择性地切换电流量不同的负载电流并供给，在流入列选择电路(6)所选择的位线(4)的电流量比标准电流量多的情况下，输出‘L’电平，在比标准电流量少的情况下，输出‘H’电平。控制电路(18)在选择了规定的存储器单元(2)的状态下，在对规定的存储器单元(2)施加成形之前，按照如下方式控制写入电路(15)：将负载电流的电流量调整为使读出放大器电路(7)的输出为‘H’电平的规定的电流量之后，供给规定的电流量的负载电流，并且对规定的存储器单元(2)施加成形脉冲直到读出放大器电路(7)的输出变为‘L’电平为止。
-
公开(公告)号：CN103282965A
公开(公告)日：2013-09-04
申请号：CN201280004338.3
申请日：2012-11-15
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/003 , G11C13/00 , G11C13/0007 , G11C2213/71 , G11C2213/72 , H01L27/101 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 一种电阻变化型非易失性存储装置，具有：多层位线（BL）；在多层位线（BL）的层间分别形成的多层字线（WL）；存储单元阵列，具有在多层位线（BL）与多层字线（WL）的交点上分别形成的多个存储单元（MC），由多个基本阵列面构成；与多个基本阵列面分别对应设置的全局位线（GBL）；与多个基本阵列面分别对应设置的第1选择开关元件以及第2选择开关元件的组；在不同的基本阵列面间，连续访问与相同字线连接的存储单元，不改变向字线以及位线施加的电压，以使流过存储单元的电流的朝向相同的方式选择存储单元。
-
公开(公告)号：CN103229244A
公开(公告)日：2013-07-31
申请号：CN201280003856.3
申请日：2012-11-26
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/00 , G11C13/0002 , G11C13/0007 , G11C13/0023 , G11C2213/71 , G11C2213/72 , G11C2213/79
Abstract: 本发明提供一种在用于写入速度改善的多比特同时写入中，实现减少存储单元的位置的偏差的写入的电阻变化型非易失性存储装置。该电阻变化型非易失性存储装置具有：多个位线、多个字线、多个存储单元、第一写入电路（例如，写入电路（60-0））、第二写入电路（例如，写入电路（60-k-1））、第一选择电路（例如，选择电路（S0_0））、第二选择电路（例如，选择电路（S0_k-1））、以及第一字线驱动电路（字线驱动电路（40-1））；其中，构成第一选择电路（例如，构成选择电路（S0_0）的NMOS晶体管（TS0_0_0～TS0_0_m-1））导通电阻值比第二选择电路（例如，构成选择电路（S0_k-1）的NMOS晶体管（TS0_k-1_0～TS0_k-1_m-1））的导通电阻值大。
-
-
-
-
-
-
-
-
-
Search Results
45
records
(took 0.029 seconds)
