公开(公告)号：CN102403357A

公开(公告)日：2012-04-04

申请号：CN201110254492.3

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 木村淑 ,  角保人 ,  大田浩史 ,  入船裕行

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7811 ,  H01L29/872

Abstract: 本发明半导体装置具备第一导电型的第一半导体层(1)、第一漂移层(5)、第二漂移层(8)、第一电极(24)、和第二电极(25)，具有在第一电极(24)与第二电极(25)之间流过电流的元件部、和其外周的末端部。第一漂移层(5)具有在元件部中在第一方向上交替地配置的第1第一导电型柱层(3)和第1第二导电型柱层(4)，在末端部中具有第一外延层(2)。第二漂移层(8)在第二外延层(8)中的元件部和末端部中，具有沿着第一方向离开配置的第2及第3第二导电型柱层(7、7a)，将被它们分别所夹的第二外延层(8)分别作为第2及第3第一导电型柱层(6、6a)。

公开(公告)号：CN101794816A

公开(公告)日：2010-08-04

申请号：CN201010004023.1

申请日：2010-01-14

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  斋藤涉 ,  羽田野菜名 ,  大田浩史 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/38

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7397

Abstract: 本发明提供一种半导体器件，具备：第一导电型的半导体衬底；形成在半导体衬底上的第一导电型的第一半导体区；以及在第一半导体区内，相对于半导体衬底在衬底面方向上分别离开地形成的第二导电型的第二半导体区。关于第二半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量、与关于第一半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从第二半导体区的两端的接合面中的半导体衬底侧的第一接合面的深度朝向第二半导体区的两端的接合面中的与第一接合面相反一侧的第二接合面的深度增加。

公开(公告)号：CN110911471A

公开(公告)日：2020-03-24

申请号：CN201910121475.9

申请日：2019-02-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  菅原秀人 ,  大田浩史 ,  一条尚生 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。

公开(公告)号：CN110854197A

公开(公告)日：2020-02-28

申请号：CN201811621023.9

申请日：2018-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  菅原秀人 ,  大田浩史

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。

公开(公告)号：CN103515438B

公开(公告)日：2016-05-11

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN103325774A

公开(公告)日：2013-09-25

申请号：CN201210318616.4

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉泽优 ,  大田浩史 ,  山下浩明

IPC: H01L25/07 ,  H01L25/18 ,  H01L23/48

CPC classification number: H01L29/407 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 实施例的电力用半导体装置包括设置有MOSFET元件的元件部、以及设置在元件部的周围的终端部，具有分别设置在半导体基板的相互平行的多个板状区域内的柱层，该电力用半导体装置具备多个第1沟槽以及第1绝缘膜。多个第1沟槽分别设置在从所述MOSFET元件的源极电极露出的所述终端部的所述半导体基板中的所述板状的区域的两端部之间。所述第1绝缘膜设置在各个所述第1沟槽的侧面以及底面。

公开(公告)号：CN102420249A

公开(公告)日：2012-04-18

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。