公开(公告)号：CN102694028B

公开(公告)日：2015-09-16

申请号：CN201210051614.3

申请日：2012-03-02

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行

IPC: H01L29/78 ,  H01L29/36

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/66712

Abstract: 实施方式的电力用半导体装置具备：第1导电型的第1半导体层(1)；设置于其上的第1导电型的第2半导体层(3)；设置于第2半导体层中的多个柱状的第2导电型的第3半导体层(4)；设置于第3半导体层的上端部的多个岛状的第2导电型的第4半导体层(5)；多个第1导电型的第5半导体层(6)；多个第2导电型的第6半导体层(8)；栅电极(11)；层间绝缘膜(12)；第1电极(13)以及第2电极(14)。第5半导体层设置于第4半导体层的表面。第6半导体层将相邻的两个第4半导体层相互连接起来。第1电极与第1半导体层连接。第2电极通过层间绝缘膜与栅电极绝缘，且经由栅电极的开口部与第4半导体层以及第5半导体层连接。

公开(公告)号：CN103022129B

公开(公告)日：2015-09-09

申请号：CN201210309467.5

申请日：2012-08-28

Applicant: 株式会社东芝

Inventor： 入船裕行 ,  斋藤涉 ,  角保人 ,  木村淑 ,  大田浩史 ,  铃木纯二

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7811

Abstract: 本发明提供一种提高了耐压的半导体装置及其制造方法。第1半导体层具有多个第1扩散层。第2半导体层具有多个第2扩散层。第3半导体层具有多个第3扩散层。多个第1扩散层的第1方向的宽度相互相同。多个第1扩散层内的杂质量随着从第1半导体层的下端向上端而逐渐变大。多个第2扩散层的第1方向的宽度相互相同。多个第2扩散层内的杂质量相互相同。多个第3扩散层的第1方向的宽度比处于同一层的第1扩散层的第1方向的宽度以及第2扩散层的第1方向的宽度窄，并且随着从第3半导体层的下端向上端而逐渐变窄。多个第3扩散层内的杂质量相互相同。

公开(公告)号：CN102420249B

公开(公告)日：2014-08-27

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

公开(公告)号：CN109509783A

公开(公告)日：2019-03-22

申请号：CN201810181613.8

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  大田浩史 ,  一条尚生 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明提供一种能够抑制开关动作时的噪声的半导体装置。该半导体装置具备：具有第1面与第2面的半导体层、半导体层之中的第1导电型的第1半导体区域、第1半导体区域与第1面之间的第2导电型的多个第2半导体区域、设于第1半导体区域与第1面之间并设于多个第2半导体区域之间的第1导电型的多个第3半导体区域、设于第2半导体区域与第1面之间且第2导电型杂质浓度高于第2半导体区域的第4半导体区域、第4半导体区域与第1面之间的第1导电型的第5半导体区域、设于第2半导体区域与第4半导体区域之间且每单位深度的电阻比第2半导体区域的每单位深度的电阻高的第6半导体区域、栅极电极、及第4半导体区域与栅极电极之间的栅极绝缘膜。

公开(公告)号：CN103515438A

公开(公告)日：2014-01-15

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN103022127A

公开(公告)日：2013-04-03

申请号：CN201210068356.X

申请日：2012-03-15

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/0623 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811

Abstract: 本发明的实施方式的功率用半导体装置具备第1导电类型的第1半导体层、高电阻的外延层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、栅电极、第1电极、以及第2电极。高电阻的外延层具有第1柱区域和第2柱区域。第1柱区域具有交替排列的多个第1导电类型的第1柱和多个第2导电类型的第2柱。第2柱区域在第1柱区域侧的一端中具有第3柱，在另一端中具有第4柱。第3柱的实质的杂质量比第1柱的实质的杂质量以及第2柱的实质的杂质量还少，比第4柱的实质的杂质量还多。

公开(公告)号：CN101794816B

公开(公告)日：2012-10-10

申请号：CN201010004023.1

申请日：2010-01-14

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  斋藤涉 ,  羽田野菜名 ,  大田浩史 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/38

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7397

Abstract: 本发明提供一种半导体器件，具备：第一导电型的半导体衬底；形成在半导体衬底上的第一导电型的第一半导体区；以及在第一半导体区内，相对于半导体衬底在衬底面方向上分别离开地形成的第二导电型的第二半导体区。关于第二半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量、与关于第一半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从第二半导体区的两端的接合面中的半导体衬底侧的第一接合面的深度朝向第二半导体区的两端的接合面中的与第一接合面相反一侧的第二接合面的深度增加。

公开(公告)号：CN101866921A

公开(公告)日：2010-10-20

申请号：CN200911000119.4

申请日：2009-11-20

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7395 ,  H01L29/7811 ,  Y10S257/901

Abstract: 在元件部和终端部具有超结结构的纵型的功率半导体装置中，在超结结构的外周部表面上形成n型杂质层。由此，能够降低超结结构区的外周部表面的电场。因此，能够提供高耐压且高可靠性的纵型功率半导体装置。

公开(公告)号：CN110854197B

公开(公告)日：2024-01-02

申请号：CN201811621023.9

申请日：2018-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  菅原秀人 ,  大田浩史

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。

公开(公告)号：CN105990437A

公开(公告)日：2016-10-05

申请号：CN201510553386.3

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 泉泽优 ,  石桥弘 ,  大田浩史 ,  佐伯秀一 ,  奥畠隆嗣 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/40

CPC classification number: H01L29/7395 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/0638 ,  H01L29/083 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/42356 ,  H01L29/7811 ,  H01L29/402

Abstract: 实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第1绝缘层、及第2电极。第1半导体区域具有第1区域与第2区域。第2区域设置于第1区域的周围。第2半导体区域设置于第1半导体区域上。第3半导体区域设置于第1半导体区域上。第1电极设置于第3半导体区域上。第1电极与第3半导体区域电性连接。第1绝缘层设置于第1电极上。第2电极设置于第2半导体区域上。第2电极与第2半导体区域电性连接。第2电极的一部分位于第1绝缘层上。