公开(公告)号：CN101960575B

公开(公告)日：2013-08-28

申请号：CN200980107202.3

申请日：2009-12-11

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  玉祖秀人 ,  原田真 ,  并川靖生

IPC: H01L21/337 ,  H01L29/417 ,  H01L29/808

CPC classification number: H01L29/66068 ,  H01L21/0465 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/8083

Abstract: JFET(1)是一种通过使用SiC作为材料允许特性本来可获得的更可靠实现的半导体器件，并且包括由碳化硅制成的具有至少上表面(14A)的晶片(10)，以及在上表面(14A)上形成的栅极接触电极(21)。晶片(10)包括被形成为包括上表面(14A)的用作离子注入区的第一p型区(16)。第一p型区(16)包括设置为包括上表面(14A)的基区(16A)和突出区(16B)。基区(16A)具有在沿着上表面(14A)的方向上比突出区(16B)的宽度(w2)大的宽度(w1)。栅极接触电极(21)被设置成与第一p型区(16)接触，使得从平面图观察时栅极接触电极(21)全部位于第一p型区(16)上。

公开(公告)号：CN102473646A

公开(公告)日：2012-05-23

申请号：CN201080033086.8

申请日：2010-10-20

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋

IPC: H01L21/337 ,  H01L21/338 ,  H01L21/768 ,  H01L29/41 ,  H01L29/78 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/808 ,  H01L29/0623 ,  H01L29/41758 ,  H01L29/42316 ,  H01L29/4238 ,  H01L29/7833 ,  H01L29/812

Abstract: 本发明提供了一种提高了开关速度并且减少工作失效的横向场效应晶体管。具体地，栅布线(43)包括基底部(44)、从基底(44)部突出的多个指状部(45)和分别连接相邻的指状部(45)的前端部(46)的连接部(47)。栅布线(43)的指状部(45)分别布置在源布线(23)的指状部(25)和漏布线(33)的指状部(35)之间。栅布线(43)的基底部(44)布置在源布线(23)的基底部(24)和漏布线(33)的指状部(35)之间并且与源布线(23)的指状部(25)交错，并且绝缘膜插入其间。

公开(公告)号：CN102422402A

公开(公告)日：2012-04-18

申请号：CN201080020501.6

申请日：2010-04-27

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真 ,  西口太郎 ,  佐佐木信 ,  并川靖生 ,  藤原伸介

IPC: H01L21/337 ,  H01L21/02 ,  H01L21/20 ,  H01L29/808

CPC classification number: H01L29/1608 ,  H01L29/32 ,  H01L29/66068 ,  H01L29/808

Abstract: 一种JFET(100)，该JFET是用于使能制造成本降低的半导体器件，该JFET包括：碳化硅衬底(1)；有源层(8)，其由单晶碳化硅制成并且设置在所述碳化硅衬底(1)的一个主表面上；源电极(92)，其设置在所述有源层(8)上；以及漏电极(93)，其形成在所述有源层(8)上并且与所述源电极(92)分隔开。所述碳化硅衬底(1)包括：基底层(10)，其由单晶碳化硅制成，以及SiC层(20)，其由单晶碳化硅制成并且设置在所述基底层(10)上。所述SiC层(20)具有的缺陷密度小于所述基底层(10)的缺陷密度。

公开(公告)号：CN101529598B

公开(公告)日：2012-04-04

申请号：CN200780039810.6

申请日：2007-08-13

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66068

Abstract: 本发明提供一种制造碳化硅半导体器件的方法，其包括以下步骤：在包括第一导电型碳化硅晶体衬底(1)、第一导电型碳化硅晶体层(2)、第二导电型碳化硅晶体层(3)、以及第一导电类型半导体区(5)的半导体叠层衬底(4)中，形成沟槽(7)，该沟槽(7)延伸穿过第一导电类型半导体区(5)和第二导电类型碳化硅晶体层(3)进入定义为底面(7b)的所述第一导电类型碳化硅晶体层(2)中；在沟槽(7)的至少部分上形成硅膜(14)；将形成有硅膜(14)的半导体叠层衬底(4)加热到不低于硅膜(14)的熔融温度的温度；移除被加热的硅膜(14)；在移除硅膜(14)之后暴露的表面上形成栅极绝缘膜；以及在栅极绝缘膜的表面上形成栅电极层。

公开(公告)号：CN102379032A

公开(公告)日：2012-03-14

申请号：CN201080014956.7

申请日：2010-03-26

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真 ,  并川靖生

IPC: H01L21/337 ,  H01L29/808

CPC classification number: H01L29/808 ,  H01L29/063 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/66068

Abstract: 本发明可以提供一种能够防止漏电流的发生并实现足够的耐压的横向结型场效应晶体管。在根据本发明的横向JFET(10)中，缓冲层(11)位于SiC衬底(1)的主表面上并且包含p型杂质。沟道层(12)位于缓冲层(11)上并且包含浓度比缓冲层(11)中的p型杂质的浓度更高的n型杂质。n型的源极区(15)和漏极区(16)被形成为在沟道层(12)的表面层中彼此间隔开，并且p型的栅极区(17)位于沟道层(12)的表面层中且在源极区(15)与漏极区(16)之间。阻挡区(13)位于沟道层(12)与缓冲层(11)之间的边界区中且在位于栅极区(17)下方的区域中，并且包含浓度比缓冲层(11)中的p型杂质的浓度更高的p型杂质。

公开(公告)号：CN101529598A

公开(公告)日：2009-09-09

申请号：CN200780039810.6

申请日：2007-08-13

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66068

Abstract: 本发明提供一种制造碳化硅半导体器件的方法，其包括以下步骤：在包括第一导电型碳化硅晶体衬底(1)、第一导电型碳化硅晶体层(2)、第二导电型碳化硅晶体层(3)、以及第一导电类型半导体区(5)的半导体叠层衬底(4)中，形成沟槽(7)，该沟槽(7)延伸穿过第一导电类型半导体区(5)和第二导电类型碳化硅晶体层(3)进入定义为底面(7b)的所述第一导电类型碳化硅晶体层(2)中；在沟槽(7)的至少部分上形成硅膜(14)；将形成有硅膜(14)的半导体叠层衬底(4)加热到不低于硅膜(14)的熔融温度的温度；移除被加热的硅膜(14)；在移除硅膜(14)之后暴露的表面上形成栅极绝缘膜；以及在栅极绝缘膜的表面上形成栅电极层。

公开(公告)号：CN100505318C

公开(公告)日：2009-06-24

申请号：CN200480009832.4

申请日：2004-05-21

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真 ,  松波弘之 ,  木本恒畅

IPC: H01L29/808 ,  H01L29/06

CPC classification number: H01L29/66901 ,  H01L29/0634 ,  H01L29/1608 ,  H01L29/808

Abstract: 在SiC单晶衬底(1)上，形成电场驰豫层(12)和p-型缓冲层(2)。电场驰豫层(12)被形成在p-型缓冲层(2)和SiC单晶衬底(1)之间，以使它与SiC单晶衬底(1)接触。在p-型缓冲层(2)上，形成n型半导体层(3)。在n型半导体层(3)上，形成p型半导体层(10)。在p型半导体层(10)上，n+型源极区域层(4)和n+型漏极区域层(5)彼此以预定的距离分开形成。在位于n+型源极区域层(4)和n+型漏极区域层(5)之间的p型半导体层(10)的区域的一部分上，形成P+型栅极区域层(6)。

公开(公告)号：CN101241848A

公开(公告)日：2008-08-13

申请号：CN200810080739.2

申请日：2004-04-20

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真

IPC: H01L21/04 ,  H01L21/266

CPC classification number: H01L21/266 ,  H01L21/046 ,  H01L21/0465

Abstract: 本发明提供一种半导体装置的制造方法，是通过离子注入法在半导体基板(101)的表面上形成杂质的注入区域的半导体装置的制造方法，其特征在于，包括：在半导体基板(101)的表面上形成包含SiO2膜(107a、107b)和金属薄膜(105)的掩膜层(103)的工序、和进行杂质离子的注入的工序。

公开(公告)号：CN100379029C

公开(公告)日：2008-04-02

申请号：CN02828201.9

申请日：2002-12-02

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真 ,  弘津研一 ,  初川聪 ,  星野孝志 ,  松波弘之 ,  木本恒畅

IPC: H01L29/808 ,  H01L21/337

CPC classification number: H01L29/0634 ,  H01L29/1058 ,  H01L29/1066 ,  H01L29/42316 ,  H01L29/66893 ,  H01L29/808

Abstract: 本发明涉及横型接合型场效应晶体管及其制造方法。采用本横型接合型场效应晶体管后，在第3半导体层(13)中的源/漏区层(6、8)之间，跨越第2半导体层(12)及第3半导体层(13)，设置下面延伸到第2半导体层(12)、包含p型杂质的浓度高于第2半导体层的杂质浓度的第1栅电极层(18A)。另外，设置与第1栅电极层(18A)具有大致相同的杂质浓度，而且具有相同电位的第2栅电极层(18B)。其结果，可以提供具有在维持良好的耐压性的同时，还可以降低ON电阻的结构的横型接合型场效应晶体管。

公开(公告)号：CN1666325A

公开(公告)日：2005-09-07

申请号：CN03815406.4

申请日：2003-07-24

Applicant: 住友电气工业株式会社

Inventor： 星野孝志 ,  原田真 ,  藤川一洋 ,  初川聪 ,  弘津研一

IPC: H01L21/337 ,  H01L29/80 ,  H01L29/808

CPC classification number: H01L29/66068 ,  H01L29/0634 ,  H01L29/1058 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66446 ,  H01L29/66909 ,  H01L29/8083

Abstract: 本发明的纵向JFET1a配备n+型漏极半导体部(2)、n型漂移半导体部(3)、p+型栅极半导体部(4)、n型沟道半导体部(5)、n+型源极半导体部(7)、和p+型栅极半导体部(8)。n型漂移半导体部(3)设置在n+型漏极半导体部(2)的主面上，具有沿与该主面交叉的方向延伸的第1～第4区域(3a－3d)。p+型栅极半导体部(4)设置在n型漂移半导体部(3)的第1～第3区域(3a－3c)上。n型沟道半导体部(5)沿p+型栅极半导体部(4)设置，电连接于n型漂移半导体部(3)的第4区域(3d)上。