公开(公告)号：CN102422424A

公开(公告)日：2012-04-18

申请号：CN201080020502.0

申请日：2010-04-27

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子 ,  佐佐木信 ,  西口太郎 ,  并川靖生 ,  藤原伸介

IPC: H01L29/12 ,  H01L21/02 ,  H01L21/20 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  C30B23/00 ,  C30B29/36 ,  C30B33/06 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/2007 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 一种MOSFET(100)，其是半导体器件并使能减少导通电阻同时抑制由于在器件制造工艺中的热处理而导致产生层错，包括：碳化硅衬底(1)；有源层(7)，其由单晶碳化硅制成并且布置在碳化硅衬底(1)的一个主表面上；源极接触电极(92)，其布置在有源层(7)上；以及漏电极(96)，其形成在碳化硅衬底(1)的另一主表面上。碳化硅衬底(1)包括：基底层(10)，其由碳化硅制成；以及SiC层(20)，其由单晶碳化硅制成并且布置在基底层(10)上。此外，基底层(10)具有大于2×1019cm-3的杂质浓度，并且SiC层(20)具有大于5×1018cm-3并且小于2×1019cm-3的杂质浓度。

公开(公告)号：CN102388433A

公开(公告)日：2012-03-21

申请号：CN201080015897.5

申请日：2010-09-28

Applicant: 住友电气工业株式会社

Inventor： 佐佐木信 ,  原田真 ,  西口太郎 ,  冲田恭子 ,  并川靖生

IPC: H01L21/02 ,  H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L21/02378 ,  H01L21/0243 ,  H01L21/02529 ,  H01L21/02612 ,  H01L21/02614 ,  H01L21/02656 ,  H01L21/02667 ,  H01L21/047 ,  H01L29/66068

Abstract: 在提供的用于制造半导体衬底的方法中，准备具有支撑部(30)和第一和第二碳化硅衬底(11，12)的组合衬底。所述第一碳化硅衬底(11)具有第一正面和第一侧面(S1)。所述第二碳化硅衬底具有第二正面和第二侧面(S2)。所述第二侧面(S2)被设置成使得在所述第一和第二正面(F1，F2)之间具有开口的间隙被形成在所述第一和第二侧面(S1，S2)之间。经由所述开口将熔融的硅引入到所述间隙，形成硅连接部(BDp)，所述硅连接部(BDp)连接所述第一和第二侧面(S1，S2)以便封闭所述开口。通过对所述硅连接部(BDp)进行碳化，形成碳化硅连接部(BDa)。

公开(公告)号：CN102379025A

公开(公告)日：2012-03-14

申请号：CN201080015066.8

申请日：2010-09-28

Applicant: 住友电气工业株式会社

Inventor： 佐佐木信 ,  原田真 ,  西口太郎 ,  冲田恭子 ,  井上博挥 ,  并川靖生

IPC: H01L21/02 ,  C30B29/36 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  C30B29/36 ,  C30B33/06 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/2007 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7813

Abstract: 本发明提供了一种制造碳化硅衬底的方法，其包括以下步骤：提供包括碳化硅的基础衬底(10)和包括单晶碳化硅的SiC衬底(20)；通过彼此堆叠所述基础衬底(10)和所述SiC衬底(20)，使得衬底的主表面(10A，20B)彼此接触来准备堆叠衬底；加热所述堆叠衬底以彼此接合基础衬底(10)和SiC衬底(20)，以制造接合衬底(3)；以及加热所述接合衬底(3)，使得在基础衬底(10)和SiC衬底(20)之间形成温度差，以制造接合衬底(3)，其中基础衬底(10)和SiC衬底(20)之间的接合界面(15)中形成的空洞(30)被消除到外部。

公开(公告)号：CN102334176A

公开(公告)日：2012-01-25

申请号：CN201080009653.6

申请日：2010-09-28

Applicant: 住友电气工业株式会社

Inventor： 西口太郎 ,  佐佐木信 ,  原田真 ,  冲田恭子 ,  井上博挥 ,  藤原伸介 ,  并川靖生

IPC: H01L21/02 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/66068 ,  H01L21/02529 ,  H01L21/02609 ,  H01L21/187 ,  H01L29/7802

Abstract: 本发明提供了一种碳化硅衬底(81)，其具有衬底区域(R1)和支撑部(30)。该衬底区域(R1)具有第一单晶衬底(11)。支撑部(30)连接到第一单晶(11)的第一背面(B1)。第一单晶衬底(11)的位错密度小于支撑部(30)的位错密度。衬底区域(R1)和支撑部(30)中的至少一个具有空洞。

公开(公告)号：CN101241848B

公开(公告)日：2012-01-25

申请号：CN200810080739.2

申请日：2004-04-20

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真

IPC: H01L21/04 ,  H01L21/266

CPC classification number: H01L21/266 ,  H01L21/046 ,  H01L21/0465

Abstract: 本发明提供一种半导体装置的制造方法，是通过离子注入法在半导体基板(101)的表面上形成杂质的注入区域的半导体装置的制造方法，其特征在于，包括：在半导体基板(101)的表面上形成包含SiO2膜(107a、107b)和金属薄膜(105)的掩膜层(103)的工序、和进行杂质离子的注入的工序。

公开(公告)号：CN102224594A

公开(公告)日：2011-10-19

申请号：CN200980146557.3

申请日：2009-02-03

Applicant: 住友电气工业株式会社

Inventor： 原田真 ,  增田健良 ,  和田圭司 ,  津守将斗

IPC: H01L29/78 ,  H01L21/316 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/3003 ,  H01L21/324 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/36 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/94

Abstract: 本发明提供了一种具有诸如沟道迁移率的优良电特性的碳化硅半导体器件及其制造方法。一种半导体器件(1)包括：衬底(2)，衬底(2)由碳化硅制成并且其相对于{0001}的表面取向的偏离角大于或等50°且小于或等于65°；p型层(4)，所述p型层(4)用作半导体层；和氧化物膜(8)，所述氧化物膜(8)用作绝缘膜。p型层(4)形成在衬底(2)上并且由碳化硅制成。氧化物膜(8)被形成为接触p型层(4)的表面。在所述半导体层和所述绝缘膜之间的界面(沟道区和氧化物膜(8)之间的界面)的10nm内的区域中的氮原子浓度的最大值大于或等于1×1021cm-3。

公开(公告)号：CN102150271A

公开(公告)日：2011-08-10

申请号：CN201080002563.4

申请日：2010-03-23

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子

IPC: H01L29/12 ,  H01L21/318 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/94

Abstract: 一种MOSFET 1，包括：碳化硅(SiC)衬底(2)，所述碳化硅(SiC)衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在SiC衬底(2)的主表面上；和绝缘膜(26)，所述绝缘膜(26)形成为与半导体层(21)的表面接触。该MOSFET 1具有不大于0.4V/Decade的亚阈值斜率。

公开(公告)号：CN102150270A

公开(公告)日：2011-08-10

申请号：CN201080002562.X

申请日：2010-03-23

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/045 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/78

Abstract: 本发明提供了一种MOSFET 1。所述MOSFET 1包括：碳化硅(SiC)衬底(2)，所述碳化硅衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在所述SiC衬底(2)的所述主表面上；以及绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21)的表面接触。当绝缘膜(26)具有的厚度不小于30nm且不大于46nm时，其阈值电压不大于2.3V。当绝缘膜(26)具有的厚度大于46nm且不大于100nm时，其阈值电压大于2.3V且不大于4.9V。

公开(公告)号：CN101647093A

公开(公告)日：2010-02-10

申请号：CN200880004747.7

申请日：2008-08-21

Applicant: 住友电气工业株式会社

Inventor： 藤川一洋 ,  原田真 ,  并川靖生 ,  增田健良

IPC: H01L21/265 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L21/67109 ,  H01L29/45 ,  H01L29/66068 ,  Y10T117/1068 ,  Y10T117/1088

Abstract: 本发明提供一种制造半导体装置的方法和因表面粗糙所引起的特性退化受到抑制的半导体装置，所述制造半导体装置的方法通过在热处理步骤中充分抑制晶片的表面粗糙而能够抑制因晶片表面粗糙所引起的特性退化。制造作为半导体装置的MOSFET的方法包括包括准备由碳化硅制成的晶片(3)的步骤和活化退火步骤，所述活化退火步骤通过加热所述晶片(3)来实施活化退火。在所述活化退火步骤中，在含产生自SiC片(61)的碳化硅蒸气的气氛中加热所述晶片(3)，所述SiC片(61)为不同于所述晶片(3)的发生源。

公开(公告)号：CN100349270C

公开(公告)日：2007-11-14

申请号：CN03815406.4

申请日：2003-07-24

Applicant: 住友电气工业株式会社

Inventor： 星野孝志 ,  原田真 ,  藤川一洋 ,  初川聪 ,  弘津研一

IPC: H01L21/337 ,  H01L29/80 ,  H01L29/808

CPC classification number: H01L29/66068 ,  H01L29/0634 ,  H01L29/1058 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66446 ,  H01L29/66909 ,  H01L29/8083

Abstract: 本发明的纵向JFET1a配备n+型漏极半导体部(2)、n型漂移半导体部(3)、p+型栅极半导体部(4)、n型沟道半导体部(5)、n+型源极半导体部(7)、和p+型栅极半导体部(8)。n型漂移半导体部(3)设置在n+型漏极半导体部(2)的主面上，具有沿与该主面交叉的方向延伸的第1～第4区域(3a-3d)。p+型栅极半导体部(4)设置在n型漂移半导体部(3)的第1～第3区域(3a-3c)上。n型沟道半导体部(5)沿p+型栅极半导体部(4)设置，电连接于n型漂移半导体部(3)的第4区域(3d)上。