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公开(公告)号：CN109686790B
公开(公告)日：2023-11-07
申请号：CN201810846316.0
申请日：2018-07-27
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/417 , H10B10/00 , H01L21/336
Abstract: 一种半导体装置包括设置在衬底的第一区上的晶体管以及设置在衬底的第二区上的非有源组件，晶体管包括：源极/漏极区；多个沟道层，在分别连接源极/漏极区的同时在与衬底的上表面垂直的方向上彼此间隔开；栅极电极，环绕多个沟道层中的每一者；以及栅极绝缘体，位于栅极电极与多个沟道层之间。非有源组件包括：鳍结构，包括交替地堆叠的多个第一半导体图案与多个第二半导体图案；外延区，邻近鳍结构；非有源电极，与鳍结构相交；以及阻挡绝缘膜，位于非有源电极与鳍结构之间。本公开的半导体装置可以高速度运行，同时可考虑在操作方面具有高度准确性以及对半导体装置中所包括的晶体管的结构进行优化。
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公开(公告)号：CN108269849B
公开(公告)日：2022-06-14
申请号：CN201710780704.9
申请日：2017-09-01
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。
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公开(公告)号：CN118943143A
公开(公告)日：2024-11-12
申请号：CN202311726035.9
申请日：2023-12-14
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括：衬底，包括由沟槽限定的有源图案；器件隔离层，在沟槽中；第一源/漏图案和第二源/漏图案，在有源图案上；分隔壁，在第一源/漏图案和第二源/漏图案之间；挡板结构和栅极切割图案，在器件隔离层上；以及栅极间隔物，在栅极切割图案的侧表面上。第一源/漏图案在分隔壁和挡板结构之间的凹陷中，并且栅极间隔物的下部介于挡板结构和栅极切割图案之间。栅极间隔物的下部的第一厚度与栅极间隔物的上部的第二厚度不同。
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公开(公告)号：CN118825019A
公开(公告)日：2024-10-22
申请号：CN202410228883.5
申请日：2024-02-29
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092
Abstract: 一种半导体装置，包括：衬底，其包括有源图案；第一源极/漏极图案和第二源极/漏极图案，其与有源图案重叠；分离绝缘层，其在第一源极/漏极图案和第二源极/漏极图案之间；以及第一栅电极和第二栅电极，第一栅电极和第二栅电极通过分离绝缘层插置在其间而彼此间隔开。分离绝缘层的顶表面的水平高度高于第一栅电极的顶表面的水平高度和第二栅电极的顶表面的水平高度。
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公开(公告)号：CN114068716A
公开(公告)日：2022-02-18
申请号：CN202110823416.3
申请日：2021-07-21
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置，所述半导体装置包括：第一有源图案，包括在第一方向上延伸的第一下部图案和与第一下部图案间隔开的第一片状图案；以及第一栅电极，在第一下部图案上，第一栅电极在与第一方向不同的第二方向上延伸并且围绕第一片状图案，其中，第一下部图案包括彼此背对的第一侧壁和第二侧壁，第一下部图案的第一侧壁和第一下部图案的第二侧壁中的每个在第一方向上延伸，第一栅电极在第二方向上与第一下部图案的第一侧壁叠置第一深度，第一栅电极在第二方向上与第一下部图案的第二侧壁叠置第二深度，并且第一深度与第二深度不同。
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公开(公告)号：CN111106174A
公开(公告)日：2020-05-05
申请号：CN201911004608.0
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种半导体器件，包括：基板；有源区，设置在基板上并沿第一方向延伸；与有源区相邻的器件隔离层；设置在有源区中的栅极结构，该栅极结构沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分；栅极分离图案，接触栅极结构的端部；以及杂质区，设置在栅极分离图案下方并在器件隔离层上。
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公开(公告)号：CN119855230A
公开(公告)日：2025-04-18
申请号：CN202411240141.0
申请日：2024-09-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底；有源区域，其在衬底上沿第一方向延伸；栅极结构，其在有源区域上沿第二方向延伸并且与有源区域相交；源极/漏极区域，其在栅极结构的一侧位于有源区域上；分隔图案，其在第一方向上延伸并且使栅极结构分离；以及接触结构，其位于分隔图案上并且与分隔图案交叉，接触结构电连接到源极/漏极区域，其中，接触结构包括第一部分和第二部分，第一部分接触分隔图案，第二部分接触源极/漏极区域，第二部分的下表面处于比第一部分的下表面低的高度，并且接触结构的最下端与分隔图案间隔开。
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公开(公告)号：CN119133177A
公开(公告)日：2024-12-13
申请号：CN202410361074.1
申请日：2024-03-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/06 , H01L29/40 , H01L29/423 , H01L29/51
Abstract: 提供了一种半导体器件，所述半导体器件能够提高元件性能和可靠性。所述半导体器件可以包括：有源图案，所述有源图案包括在衬底上在第一方向上延伸的下部图案和位于所述下部图案上的片状图案；场绝缘层，所述场绝缘层限定所述衬底上的所述有源图案；栅极结构，所述栅极结构位于所述下部图案上并且包括栅极绝缘层和栅电极，所述栅电极在与所述第一方向垂直的第二方向上延伸；栅极间隔物，所述栅极间隔物至少部分包围所述栅极结构，并且包括位于所述栅极结构的侧壁上的第一部分和位于所述栅极结构的底表面上的第二部分；以及源极/漏极图案，所述源极/漏极图案位于所述下部图案上并且与所述片状图案接触。
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公开(公告)号：CN114551447A
公开(公告)日：2022-05-27
申请号：CN202111369158.2
申请日：2021-11-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体装置包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于第一区域上，第一有源图案包括第一源极/漏极图案和位于第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于第二区域上，第二有源图案包括第二源极/漏极图案和位于第二源极/漏极图案之间的第二沟道图案；以及位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极，其中，第一沟道图案的长度大于第二沟道图案的长度，第一沟道图案和第二沟道图案中的每一个包括堆叠在衬底上的多个半导体图案，并且第一沟道图案的至少两个半导体图案远离或朝向衬底的底表面弯折。
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公开(公告)号：CN112310221A
公开(公告)日：2021-02-02
申请号：CN202010681259.2
申请日：2020-07-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 提供一种包括位于衬底上的有源区的半导体器件。多个沟道层在所述有源区上间隔开。设置栅极结构。所述栅极结构与所述有源区和所述多个沟道层相交。所述栅极结构围绕所述多个沟道层。源极/漏极区在所述栅极结构的至少一侧设置在所述有源区上。所述源极/漏极区与所述多个沟道层接触。下绝缘层在所述源极/漏极区上设置在所述栅极结构的侧表面之间。接触插塞穿过所述下绝缘层。所述接触插塞接触所述源极/漏极区。隔离结构在所述衬底上与所述有源区相交，并且设置在彼此相邻的所述源极/漏极区之间。每个所述栅极结构包括包含彼此不同的材料的栅电极和栅极覆盖层。
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