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公开(公告)号：CN111009270A
公开(公告)日：2020-04-14
申请号：CN201910701403.1
申请日：2019-07-31
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C29/42
Abstract: 提供存储器设备。存储器设备包括：时钟缓冲器，用于接收主时钟信号并提供内部主时钟信号；数据时钟缓冲器，用于接收数据时钟信号；和延迟控制电路，被配置为基于数据时钟信号产生延迟信息并将延迟信息提供给数据输入/输出电路。延迟控制电路包括：分频器，被配置为基于数据时钟信号产生二分频时钟信号；分频器，被配置为基于第一组二分频时钟信号产生四分频时钟信号；第一同步检测器，被配置为输出指示第二组二分频时钟信号是否与数据时钟信号同步的二分频对准信号；和延迟选择器，被配置为基于二分频对准信号检测四分频时钟信号的相位并且基于相位调整主时钟信号的延迟。
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公开(公告)号：CN1988033B
公开(公告)日：2012-05-30
申请号：CN200610166966.8
申请日：2006-12-15
Applicant: 三星电子株式会社
CPC classification number: G11C8/12 , G11C7/1075 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/1802
Abstract: 本发明提供了具有可变存取路径的半导体存储器件及其方法。半导体存储器件包括多个输入/输出端口；划分成多个存储区的存储器阵列；和可变地控制在存储区与输入/输出端口之间的存取路径，以便通过至少一个输入/输出端口存取每个存储区的选择控制单元。
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公开(公告)号：CN117457047A
公开(公告)日：2024-01-26
申请号：CN202310771675.5
申请日：2023-06-27
Applicant: 三星电子株式会社
IPC: G11C11/4078 , G11C11/4096 , G11C7/22 , G11C7/24
Abstract: 提供半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元行；以及行锤击管理电路。行锤击管理电路将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且执行内部读取‑更新‑写入操作，以从多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据以获得更新后的计数数据，并且将更新后的计数数据写入目标存储器单元行的计数单元中。行锤击管理电路包括锤击地址队列。行锤击管理电路基于指示锤击地址队列的状态改变的事件信号，随机地改变更新后的计数数据。
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公开(公告)号：CN115019868A
公开(公告)日：2022-09-06
申请号：CN202210205043.8
申请日：2022-03-02
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 公开了一种电压微调电路、存储器装置和存储器装置的测试方法。该电压微调电路包括：第一电阻电路，其具有由上升码和下降码确定的第一电阻值；第二电阻电路，其具有由上升码和下降码确定的第二电阻值；以及比较器，其被配置为通过将参考电压微调节点的电压电平与反馈节点的电压电平进行比较来输出电压检测信号，其中，当参考电压微调节点的电压电平高于反馈节点的电压电平时，电压检测信号调整上升码和下降码，以增大第一电阻值并且减小第二电阻值，并且当参考电压微调节点的电压电平低于或等于反馈节点的电压电平时，电压检测信号调整上升码和下降码，以减小第一电阻值并且增大第二电阻值。
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Patent Agency Ranking
公开(公告)号：CN1988034A
公开(公告)日：2007-06-27
申请号：CN200610168685.6
申请日：2006-12-22
Applicant: 三星电子株式会社
CPC classification number: G11C7/1075 , G11C8/16
Abstract: 半导体存储器件包括多个端口，存储器单元阵列的至少一个共享存储区域经由所述端口可访问，并且数据传输控制器耦合到所述共享存储区域和所述端口。该数据传输控制器被配置来，当与写入操作相关联的写入地址的至少一部分和与读取操作相关联的读取地址的至少一部分基本上相等时，在写入操作的写入命令之后、在施加任何其它的命令到共享的存储区域之前，施加读取操作的读取命令到共享的存储区域。
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公开(公告)号：CN111009270B
公开(公告)日：2025-02-21
申请号：CN201910701403.1
申请日：2019-07-31
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C29/42
Abstract: 提供存储器设备。存储器设备包括：时钟缓冲器，用于接收主时钟信号并提供内部主时钟信号；数据时钟缓冲器，用于接收数据时钟信号；和延迟控制电路，被配置为基于数据时钟信号产生延迟信息并将延迟信息提供给数据输入/输出电路。延迟控制电路包括：分频器，被配置为基于数据时钟信号产生二分频时钟信号；分频器，被配置为基于第一组二分频时钟信号产生四分频时钟信号；第一同步检测器，被配置为输出指示第二组二分频时钟信号是否与数据时钟信号同步的二分频对准信号；和延迟选择器，被配置为基于二分频对准信号检测四分频时钟信号的相位并且基于相位调整主时钟信号的延迟。
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公开(公告)号：CN118800302A
公开(公告)日：2024-10-18
申请号：CN202410444600.0
申请日：2024-04-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种存储器模块的动作方法、存储器模块以及包含该存储器模块的存储装置。在本发明的存储器模块的动作方法中，所述存储器模块与存储器控制器进行通信，所述存储器模块的动作方法包含：将针对所述存储器模块包含的多个存储器装置各自的固有ID临时存储到所述多个存储器装置各自的步骤；在所述多个存储器装置中选择目标存储器装置的步骤；以及将与所述目标存储器装置对应的固有ID永久地编程到所述目标存储器装置的步骤。
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公开(公告)号：CN109754833B
公开(公告)日：2023-11-07
申请号：CN201810913085.0
申请日：2018-08-10
Applicant: 三星电子株式会社
IPC: G11C11/4093 , G11C11/408
Abstract: 一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。
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公开(公告)号：CN110389851A
公开(公告)日：2019-10-29
申请号：CN201910317233.7
申请日：2019-04-19
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码(ECC)电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入(MWR)命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。
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