公开(公告)号：CN114388611B

公开(公告)日：2025-03-07

申请号：CN202111203053.X

申请日：2021-10-15

Applicant: 三菱电机株式会社

Inventor： 原口友树 ,  增冈史仁 ,  陈则

IPC: H10D62/10

Abstract: 本发明的技术的目的在于抑制电力用半导体装置的耐压下降。半导体基体(11)具有：n‑型的半导体基板(3)；以及至少1个p型扩散层(4)，其在终端区域(2)处的半导体基板(3)的第1主面(S1)侧的表层彼此分离地形成。电力用半导体装置(101)具有在绝缘膜(5、15)之间的半导体基体(11)的第1主面(S1)之上形成的至少1个绝缘膜(25)。半绝缘膜(8)在绝缘膜(25)之上与绝缘膜(25)接触，在绝缘膜(5、15)之间的未形成绝缘膜(25)的至少大于或等于2个区域与第1主面(S1)接触。

公开(公告)号：CN108701722A

公开(公告)日：2018-10-23

申请号：CN201680082481.2

申请日：2016-02-29

Applicant: 三菱电机株式会社

Inventor： 增冈史仁

IPC: H01L29/861 ,  H01L29/868

CPC classification number: H01L29/861 ,  H01L29/0688 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/36

Abstract: 在漂移层(1)之上彼此并排地形成有第一p型阳极层(2)以及第二p型阳极层(3)。在漂移层(1)之下彼此并排地形成有n型阴极层(5)以及p型阴极层(6)。在漂移层(1)与n型阴极层(5)、p型阴极层(6)之间形成有n型缓冲层(7)。第一p型阳极层(2)的扩散深度比第二p型阳极层(3)的扩散深度深。第一p型阳极层(2)的杂质浓度比第二p型阳极层(3)的杂质浓度大。n型阴极层(5)的扩散深度比p型阴极层(6)的扩散深度深。n型阴极层(5)的杂质浓度比p型阴极层(6)的杂质浓度大。

公开(公告)号：CN107251234A

公开(公告)日：2017-10-13

申请号：CN201580075783.2

申请日：2015-02-09

Applicant: 三菱电机株式会社

Inventor： 增冈史仁 ,  藤井秀纪

IPC: H01L29/861 ,  H01L29/06 ,  H01L29/868

Abstract: p型阳极层(2)在有源区域形成于n‑型漂移层(1)的表面。n型缓冲层(7)形成于n‑型漂移层(1)的背面。n型阴极层(8)及p型阴极层(9)相互横向并排地形成于n型缓冲层(7)的背面。n型层(10)在有源区域与终端区域的边界区域，与n型阴极层(8)及p型阴极层(9)横向并排地形成于n型缓冲层(7)的背面。将有源区域的端部作为起点，n型层(10)向有源区域侧伸出的距离是WGR1，满足10μm≤WGR1≤500μm。

公开(公告)号：CN116564904A

公开(公告)日：2023-08-08

申请号：CN202310052575.7

申请日：2023-02-02

Applicant: 三菱电机株式会社

Inventor： 海老原洪平 ,  增冈史仁 ,  附田正则 ,  古川彰彦

IPC: H01L23/31 ,  H01L29/872 ,  H01L29/78 ,  H01L21/329 ,  H01L21/336

Abstract: 提供绝缘可靠性高的半导体装置。还涉及电力变换装置及半导体装置的制造方法。半导体装置具有：场绝缘膜(3)，其形成于第1导电型的外延层(32)之上；表面电极(4)，其搭至场绝缘膜(3)的内周端部处；以及外周电极(5)，其搭至场绝缘膜(3)的外周端部处。在外延层(32)的表层部形成有与表面电极(4)连接且与表面电极(4)的外周端部相比延伸至外侧的第2导电型的末端阱区域(2)。半绝缘膜(7)形成为与表面电极(4)及外周电极(5)分离，将场绝缘膜(3)的一部分覆盖。半绝缘膜(7)在与末端阱区域(2)的外周端相比更靠内侧的区域及外侧的区域的每一者，通过形成于场绝缘膜(3)的开口部与外延层(32)连接。

公开(公告)号：CN116013979A

公开(公告)日：2023-04-25

申请号：CN202211259363.8

申请日：2022-10-14

Applicant: 三菱电机株式会社

Inventor： 月东绫则 ,  增冈史仁 ,  田中香次 ,  附田正则

IPC: H01L29/739 ,  H01L23/00 ,  H01L21/331

Abstract: 本发明的目的在于提供能够对耐压及耐湿的降低进行抑制的半导体装置。本发明涉及的半导体装置具有：P层；绝缘膜；电极；多个P‑层，其设置于P层的末端区域侧；N‑层，其设置于P‑层的末端区域侧；N++层，其设置于N‑层的末端区域侧；绝缘膜，其在N‑层及N++层之上连续地设置；电极，其在绝缘膜及N++层之上连续地设置；高介电常数层，其至少设置于各P‑层之上；以及低介电常数层，其设置于高介电常数层之上，绝缘膜的有源区域侧的端部与最靠末端区域侧的P‑层的末端区域侧的端部之间的间隔大于0μm且小于或等于10μm，绝缘膜的有源区域侧的端部与电极的有源区域侧的端部之间的间隔大于或等于50μm。

公开(公告)号：CN104756258B

公开(公告)日：2017-07-18

申请号：CN201380052950.2

申请日：2013-05-01

Applicant: 三菱电机株式会社

Inventor： 川上刚史 ,  陈则 ,  西井昭人 ,  增冈史仁 ,  中村胜光 ,  古川彰彦 ,  村上裕二

IPC: H01L29/861 ,  H01L21/329 ,  H01L29/06 ,  H01L29/47 ,  H01L29/868 ,  H01L29/872

CPC classification number: H01L29/0619 ,  H01L21/046 ,  H01L21/0465 ,  H01L21/266 ,  H01L21/324 ,  H01L21/765 ,  H01L29/0615 ,  H01L29/063 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/66136 ,  H01L29/66143 ,  H01L29/66333 ,  H01L29/66363 ,  H01L29/7395 ,  H01L29/74 ,  H01L29/7811 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 以围绕活性区域(12)的方式形成电场缓和层(13)。电场缓和层(13)具备多个P型杂质层(21～25)。各P型杂质层(21～25)具备：P型注入层(21a～25a)；以及P型扩散层(21b～25b)，以围绕P型注入层(21a～25a)的方式形成，P型杂质的浓度比P型注入层(21a～25a)低。第一P型注入层(21a)与活性区域(12)相接或者一部分重叠地形成。各P型扩散层(21b～25b)形成为具有第一P型扩散层(21b)和第二P型扩散层(22b)相接或者重叠的程度的宽度。P型注入层(21a～25a)彼此的间隔(s2～s5)随着从活性区域(12)朝向半导体基板(11)的外周缘部变大。

公开(公告)号：CN112038392B

公开(公告)日：2024-05-28

申请号：CN202010475223.9

申请日：2020-05-29

Applicant: 三菱电机株式会社

Inventor： 月东绫则 ,  增冈史仁 ,  原口友树

IPC: H01L29/06 ,  H01L29/739

Abstract: 目的在于提供能够降低半导体装置的泄漏电流的技术。半导体装置具有：第4杂质层，其在末端部中的最外周的第2杂质层与第1杂质层之间，以与最外周的第2杂质层连接，但与第1杂质层分离的状态配置，第4杂质层具有第2导电型，杂质浓度比第2杂质层低；绝缘膜，其配置于末端部的至少一部分之上，在第1杂质层之上具有第1开口部；以及电极，其配置于绝缘膜之上，经由第1开口部而与第1杂质层连接。

公开(公告)号：CN109994543A

公开(公告)日：2019-07-09

申请号：CN201811473769.X

申请日：2018-12-04

Applicant: 三菱电机株式会社

Inventor： 田中香次 ,  增冈史仁

IPC: H01L29/45 ,  H01L29/861

Abstract: 使n型区域、p型区域和与上述两个区域接触的金属电极之间的欧姆电阻降低。作为二极管的半导体装置(10)具有：作为n型区域的n阴极层(4a)和作为p型区域的p阴极层(4b)，它们形成于半导体基板的表层部；以及作为金属电极的阴极电极(6)，其与上述两个阴极层接触。阴极电极(6)包含：第1金属层(6a)，其与n阴极层(4a)及p阴极层(4b)这两者接触；以及第2金属层(6b)，其形成在第1金属层之上。第1金属层(6a)的与第2金属层(6b)的接触面的氧浓度低于第1金属层(6a)的与n阴极层(4a)及p阴极层(4b)的接触面的氧浓度。

公开(公告)号：CN109817697A

公开(公告)日：2019-05-28

申请号：CN201811367746.0

申请日：2018-11-16

Applicant: 三菱电机株式会社

Inventor： 本田成人 ,  增冈史仁 ,  原口友树

IPC: H01L29/06 ,  H01L29/41

Abstract: 本发明的目的在于提供能够兼顾恢复损耗(EREC)及反向恢复电流(Irr)的降低和在导线键合时产生的裂纹的影响的抑制的半导体装置及其制造方法。本发明涉及的半导体装置具有：n型半导体衬底(1)；p型阳极层，其设置于n型半导体衬底(1)的表面；阳极电极(4)，其设置于p型阳极层之上；以及导线(8)，其与阳极电极(4)连接，p型阳极层包含p+型阳极层(3)和p－型阳极层(2)，该p+型阳极层(3)包含导线(8)的连接位置正下方，该p－型阳极层(2)不包含连接位置正下方，p+型阳极层(3)的杂质浓度与p－型阳极层(2)的杂质浓度相比为高浓度。

公开(公告)号：CN104838504B

公开(公告)日：2017-08-15

申请号：CN201280077547.0

申请日：2012-12-07

Applicant: 三菱电机株式会社

Inventor： 增冈史仁 ,  中村胜光 ,  加地考男

IPC: H01L29/861 ,  H01L21/265 ,  H01L29/06 ,  H01L29/868

CPC classification number: H01L21/26513 ,  H01L21/2252 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/6606 ,  H01L29/6609 ,  H01L29/66204 ,  H01L29/861

Abstract: 在具有激活区域和终端区域的半导体衬底(1)的主面上形成绝缘膜(2)。对激活区域上的绝缘膜(2)进行蚀刻而形成开口(3)。使用绝缘膜(2)作为掩模，一边使半导体衬底(1)旋转，一边从相对于半导体衬底(1)的主面的法线方向倾斜大于或等于20°的方向向半导体衬底(1)注入杂质，在激活区域形成扩散层(7)。扩散层(7)与开口(3)相比延伸至终端区域侧的绝缘膜(2)的下方。