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公开(公告)号：CN119769194A
公开(公告)日：2025-04-04
申请号：CN202280099412.8
申请日：2022-09-05
Applicant: 三菱电机株式会社 , 日清纺微电子株式会社
Abstract: 本公开所涉及的半导体装置具备：漂移层，包括交替地配置的第一导电类型的第一柱区域和第二导电类型的第二柱区域；第二导电类型的基极区域，配置于漂移层的第一主面侧；栅极绝缘膜，以与基极区域相接的方式配置；栅极电极，以隔着栅极绝缘膜的方式配置；第一导电类型的电荷保持区域，配置于基极区域与第二柱区域之间；以及第一导电类型的发射极区域，配置于基极区域中的第一主面侧的表层，第二柱区域中的作为第二主面侧的端部的下端位于比第一柱区域中的作为第二主面侧的端部的下端靠第二主面侧的位置，在将第二柱区域中的作为第一主面侧的端部的上端的宽度设为wp1、将第二柱区域中的与第一柱区域的下端相同的位置的宽度设为wp2以及将第二柱区域的下端的宽度设为wp3时，wp3>wp2且wp1>wp2。
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公开(公告)号：CN119181719A
公开(公告)日：2024-12-24
申请号：CN202410767914.4
申请日：2024-06-14
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 本公开提供不大幅损害半导体装置的有效面积就能够抑制半导体装置的接通时的电流急剧上升的半导体装置。半导体基板(SB)上的平面布局具有针对开关的阈值电压的分布。在由针对所述阈值电压的箱宽度为100mV的多个箱、和与所述平面布局的属于所述多个箱中的每一个箱的面积对应的多个频数来定义直方图的情况下，所述平面布局具有属于所述多个箱中的不同箱的多个区域(RG1～RGn)。所述多个区域(RG1～RGn)包括第一至第三区域(RG1～RG3)。所述直方图具有以正态分布(PNM)为基准从所述正态分布(PNM)连续地向低电压侧拖出下摆的分布(PFL)。
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公开(公告)号：CN119545821A
公开(公告)日：2025-02-28
申请号：CN202410277944.7
申请日：2024-03-12
Applicant: 三菱电机株式会社
Abstract: 本发明得到一种能够充分地降低损失的半导体装置。第一区域(1a)的沟槽(5)具有:第一沟槽(5a)、和从两侧夹着第一沟槽(5a)的两个以上的第二沟槽(5b)。形成于两个以上的第二沟槽(5b)的栅极电极(7)相互连接，并且不与形成于第一沟槽(5a)的栅极电极(7)连接。形成于第二区域(1b)的沟槽(5)的栅极电极(7)与发射极电极(9)连接。在被第一区域(1a)和第二区域(1b)夹着的区域内，基极层(3)与发射极电极(9)连接。
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Patent Agency Ranking
公开(公告)号：CN113544828A
公开(公告)日：2021-10-22
申请号：CN201980093656.3
申请日：2019-03-12
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于，不会使半导体芯片的面积增加而抑制中间电极的外周部和半导体芯片的表面电极的电气性的接触。第1中间电极(400)的与第1主电极(202、301)的对置面比第1主电极(202、301)的与第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被保护区域(405)包围的连接区域(404)。压接型半导体装置具备：在连接区域(404)中部分地形成的多个第1导体膜(407)；以及第1绝缘膜(406)，形成于连接区域(404)中的未形成第1导体膜(407)的区域和保护区域(405)。
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公开(公告)号：CN113544828B
公开(公告)日：2024-12-06
申请号：CN201980093656.3
申请日：2019-03-12
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于，不会使半导体芯片的面积增加而抑制中间电极的外周部和半导体芯片的表面电极的电气性的接触。第1中间电极(400)的与第1主电极(202、301)的对置面比第1主电极(202、301)的与第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被保护区域(405)包围的连接区域(404)。压接型半导体装置具备：在连接区域(404)中部分地形成的多个第1导体膜(407)；以及第1绝缘膜(406)，形成于连接区域(404)中的未形成第1导体膜(407)的区域和保护区域(405)。
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公开(公告)号：CN118160099A
公开(公告)日：2024-06-07
申请号：CN202180103149.0
申请日：2021-10-14
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/12 , H01L29/739
Abstract: 半导体装置通过具备以下构件的结构来能够防止第一表面电极(2)与第二表面电极(3)的短路：半导体基板(1)，具有第一主面(1a)以及作为与第一主面(1a)相反的面的第二主面(1b)；第一表面电极(2)，形成于第一主面(1a)之上；第二表面电极(3)，以在平面视图中与第一表面电极(2)隔开的方式形成，与第一表面电极(2)电绝缘；导电层(5)，在第一表面电极(2)与第二表面电极(3)之间的第一主面(1a)之上，以在平面视图中与第一表面电极(2)及第二表面电极(3)隔开的方式形成，具有导电性；绝缘层(6)，以覆盖导电层(5)、第一表面电极(2)与第二表面电极(3)之间的第一主面(1a)以及第一表面电极(2)及第二表面电极(3)各自的靠近导电层(5)的一侧的端部的方式形成，具有绝缘性；短路防止层(7)，以覆盖第一表面电极(2)与导电层(5)之间的绝缘层(6)之上以及第二表面电极(3)与导电层(5)之间的绝缘层(6)之上的方式形成，具有从导电层(5)的下端到上端的高度以上的厚度，由与绝缘层(6)不同的材料构成，具有绝缘性；金属镀层(8)，分别形成于第一表面电极(2)及第二表面电极(3)之上；以及背面电极(9)，形成于第二主面(2)之上。
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公开(公告)号：CN115280471A
公开(公告)日：2022-11-01
申请号：CN202080098195.1
申请日：2020-03-13
Applicant: 三菱电机株式会社
Inventor： 玉城朋宏
IPC: H01L21/265 , H01L29/78 , H01L29/739 , H01L21/336 , H01L21/329 , H01L29/868
Abstract: 使用具有第1主面(10a)以及第2主面(10b)的半导体基板(10)形成半导体装置(100)。在半导体基板(10)的第1主面(10a)与第2主面(10b)之间形成有第1导电类型的第1半导体区域(101；201)。在第1半导体区域(101；201)与第1主面(10a)之间形成有第2导电类型的第2半导体区域(102、202)。第1半导体区域(101；201)包含氢关联施主，第1半导体区域(101；201)的氢关联施主的浓度是第1半导体区域(101；201)的杂质浓度以上。
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公开(公告)号：CN114725184A
公开(公告)日：2022-07-08
申请号：CN202111670175.X
申请日：2021-12-31
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 目的在于得到能够对集电极电压拖尾进行抑制的半导体装置。本发明涉及的半导体装置具有：基板，其具有上表面和背面；第1导电型的漂移层，其设置于基板；第2导电型的基极层，其设置于基板中的漂移层之上；第1导电型的源极层，其设置于基极层的上表面侧；第1电极，其设置于基板的上表面，与源极层电连接；第2电极，其设置于基板的背面；栅极电极；沟槽栅极，其从基板的上表面将源极层和基极层贯穿而延伸至漂移层，与栅极电极或第1电极电连接；以及第2导电型的第1底层，其设置于漂移层中的沟槽栅极之下，第1底层中的杂质浓度在厚度方向上成为峰值的部分与沟槽栅极之间的第1距离大于1μm。
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