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公开(公告)号：CN118431165A
公开(公告)日：2024-08-02
申请号：CN202410466450.3
申请日：2024-04-18
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明公开一种垂直纳米环栅互补MOS器件金属栅和隔离技术集成工艺设计，隔离技术包括在P型衬底形成N型埋层和P型埋层，然后生长N型外延等步骤。集成工艺设计包括衬底、N型埋层102、P型埋层101、N型外延、P型外延、高k栅介质层103、金属栅104、氧化薄膜105、多晶薄膜106、STI槽底部上下隔离P+注入107、VNMOS bulk端/VPMOS源端P+注入201、VNMOS源漏端/VPMOS bulk端N+注入202、器件‑金属层间ILD介质层203、钨塞204、VPMOS漏端P+注入205和金属互连薄膜206。本发明通过垂直纳米环栅金属栅dummy假栅技术与N型埋层‑P衬底隔离结构实现了工艺集成兼容，既降低了垂直纳米环栅VNMOS漏电极区的寄生电阻和电容，又降低了衬底噪声的影响，还有效提高了垂直纳米环栅器件的纵向隔离可靠性。
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公开(公告)号：CN117642063A
公开(公告)日：2024-03-01
申请号：CN202311614029.4
申请日：2023-11-29
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H10N97/00
Abstract: 本发明公开精密多晶硅电容器非线性校准工艺设计与集成制造方法，包括以下步骤：1)形成N型阱区，P型阱区；2)在N型阱区与P型阱区间采用场氧‑截止注入隔离或槽隔离；3)淀积P0埃米电容器下极多晶膜层；4)在电容器下极多晶膜层内刻蚀出中心对称的元胞；5)依据工艺需求生长所需厚度的介质层，并填充步骤4)形成的元胞间隙；形成电容器下极板保护结构；6)在电容介质层上方淀积P1埃米电容器上极多晶膜层，并完成N型元素注入掺杂；7)在电容器上极多晶膜层内刻蚀出元胞；8)形成电容器上极板保护结构；本发明采用耦合桥连工艺校准设计实现多晶电容器上、下电极无极性连接，集成电容器的电压系数达到＜20ppm/V精密线性水平。
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公开(公告)号：CN115132662B
公开(公告)日：2025-02-11
申请号：CN202210789412.2
申请日：2022-07-06
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H10D84/03 , H01L23/522 , H10D84/85
Abstract: 本发明公开模拟BiCMOS工艺高应力边缘效应优化集成方法和高线性双多晶电容器，步骤包括：1)在N型阱表面的场氧化层上方淀积P1埃米的多晶电容器下极板多晶膜层，并完成N型光刻注入掺杂；2)淀积d1埃米的双多晶电容器第一层介质，并采用曝光刻蚀工艺完成双多晶电容器下电极边缘保护膜层的制作；3)淀积d2埃米的多晶电容器介质复合膜层，并采用曝光刻蚀工艺完成电容介质层结构制作；高线性双多晶电容器包括衬底、N型埋层、P型埋层、外延层、N型阱、自对准P型阱等。本发明通过在模拟集成电路可集成高线性双多晶电容器高应力边缘效应优化技术方案，显著改善了双多晶电容器的边缘效应。
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公开(公告)号：CN119314975A
公开(公告)日：2025-01-14
申请号：CN202411431262.3
申请日：2024-10-14
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L23/522 , H10D84/03 , H10D84/85
Abstract: 本发明公开低介质吸收低失配精密线性MIM电容器和集成技术，集成步骤为：1)形成有源区和隔离场氧区。2)形成厚栅氧化层和薄栅氧化层。3)淀积多晶硅层，并构造MOS管的多晶硅栅。4)完成多模式栅氧高低压BiCMOS/CMOS源极和漏极的光刻注入。5)化学机械平坦化提高金属薄膜电阻下表面区域平整度。6)金属MIM电容下电极PVD法高电阻率微晶型钛薄膜溅射。7)金属MIM电容介质层PECVD氮化硅SixNyHz淀积。8)金属MIM电容上电极PVD法高电阻率微晶型钛薄膜溅射。9)溅射铝铜膜层并完成金属连线刻蚀加工。本发明不但优化了金属MIM电容器精密匹配问题，提高了集成电路的封装功能密度和器件密度，促进了高性能集成电路的微型化和轻型化。
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公开(公告)号：CN115132662A
公开(公告)日：2022-09-30
申请号：CN202210789412.2
申请日：2022-07-06
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L21/8238 , H01L23/522 , H01L27/092
Abstract: 本发明公开模拟BiCMOS工艺高应力边缘效应优化集成方法和高线性双多晶电容器，步骤包括：1)在N型阱表面的场氧化层上方淀积P1埃米的多晶电容器下极板多晶膜层，并完成N型光刻注入掺杂；2)淀积d1埃米的双多晶电容器第一层介质，并采用曝光刻蚀工艺完成双多晶电容器下电极边缘保护膜层的制作；3)淀积d2埃米的多晶电容器介质复合膜层，并采用曝光刻蚀工艺完成电容介质层结构制作；高线性双多晶电容器包括衬底、N型埋层、P型埋层、外延层、N型阱、自对准P型阱等。本发明通过在模拟集成电路可集成高线性双多晶电容器高应力边缘效应优化技术方案，显著改善了双多晶电容器的边缘效应。
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Patent Agency Ranking
公开(公告)号：CN113380799A
公开(公告)日：2021-09-10
申请号：CN202110591089.3
申请日：2021-05-28
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。方法步骤：1)形成低缺陷密度高压N型阱和低压N型阱；2)形成自对准P型阱；3)兼容高低压兼容厚薄栅氧结构；4)兼容多层金属互连结构；器件包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、低压MOS薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、侧壁保护层、P型MOS源漏注入区、多晶层、氧氮介质层、N型MOS源漏注入区、高压MOS厚栅氧化层、栅多晶层顶层氧氮介质保护层、硅/多晶硅‑金属层M1间接触孔、硅/多晶硅/场氧‑金属层M1层间ILD介质平坦化层等。本发明实现了精细控制高压阱区的位错缺陷密度，有效抑制高压阱区隔离PN结反向偏置漏电。
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公开(公告)号：CN114421931B
公开(公告)日：2023-09-22
申请号：CN202210108022.4
申请日：2022-01-28
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K3/84
Abstract: 本发明提供了一种伪随机分频信号产生电路及方法，所述伪随机分频信号产生电路包括伪随机序列发生模块、分频模块及输出模块。本发明将伪随机序列发生模块、分频模块及输出模块结合起来，实现了对固定时钟脉冲的随机化分频，在降低时钟频率的同时，使得噪声功率谱密度均匀的分布在整个频域内，从而使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，其产生的伪随机时钟脉冲信号可很好的用于要求失调较低的电路或者运算放大器，在自稳零运放中使用这种时钟进行失调电压校准时，在降低失调电压的同时，可以使时钟对运放输入端的影响呈现类似噪声的频谱特点，可有效避免使用周期性时钟造成的固定频点杂散，提高了抗干扰能力。
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公开(公告)号：CN115241131A
公开(公告)日：2022-10-25
申请号：CN202210935982.8
申请日：2022-08-05
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L21/8238 , H01L23/522 , H01L27/092
Abstract: 本发明公开多层栅模拟CMOS工艺边缘应力优化集成方法和低电压系数多晶电容器，方法步骤包括：1)形成低电压系数集成双多晶电容器区的N型阱，在N型阱以外区域形成自对准P型阱；2)淀积低电压系数集成双多晶电容器下电极多晶膜层；3)淀积双多晶电容器第一层介质，并实现双多晶电容器下电极边缘保护层制作；4)淀积电容器介质层，并完成电容器介质层结构制作；低电压系数多晶电容器包括P型衬底、P型外延层、N型阱、自对准P型阱、场氧化层、牺牲氧化层、栅氧化层、多晶膜层、二氧化硅介质层、电容介质层、低介电系数填充膜层、金属互连膜层、顶层金属键合区外保护介质钝化层；本专利改善了双多晶电容器的边缘效应，降低了可集成双多晶电容器的机械应力。
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公开(公告)号：CN113380799B
公开(公告)日：2022-06-14
申请号：CN202110591089.3
申请日：2021-05-28
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。方法步骤：1)形成低缺陷密度高压N型阱和低压N型阱；2)形成自对准P型阱；3)兼容高低压兼容厚薄栅氧结构；4)兼容多层金属互连结构；器件包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、低压MOS薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、侧壁保护层、P型MOS源漏注入区、多晶层、氧氮介质层、N型MOS源漏注入区、高压MOS厚栅氧化层、栅多晶层顶层氧氮介质保护层、硅/多晶硅‑金属层M1间接触孔、硅/多晶硅/场氧‑金属层M1层间ILD介质平坦化层等。本发明实现了精细控制高压阱区的位错缺陷密度，有效抑制高压阱区隔离PN结反向偏置漏电。
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公开(公告)号：CN114421931A
公开(公告)日：2022-04-29
申请号：CN202210108022.4
申请日：2022-01-28
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K3/84
Abstract: 本发明提供了一种伪随机分频信号产生电路及方法，所述伪随机分频信号产生电路包括伪随机序列发生模块、分频模块及输出模块。本发明将伪随机序列发生模块、分频模块及输出模块结合起来，实现了对固定时钟脉冲的随机化分频，在降低时钟频率的同时，使得噪声功率谱密度均匀的分布在整个频域内，从而使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，其产生的伪随机时钟脉冲信号可很好的用于要求失调较低的电路或者运算放大器，在自稳零运放中使用这种时钟进行失调电压校准时，在降低失调电压的同时，可以使时钟对运放输入端的影响呈现类似噪声的频谱特点，可有效避免使用周期性时钟造成的固定频点杂散，提高了抗干扰能力。
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