半导体装置
    2.
    发明公开

    公开(公告)号:CN107148675A

    公开(公告)日:2017-09-08

    申请号:CN201580042749.5

    申请日:2015-09-04

    Abstract: 本发明提供一种IGBT的导通电压较低且二极管的反向恢复电流较小的半导体装置。所述半导体装置具有半导体基板,所述半导体基板具有被形成在表面上的栅极沟槽和虚设沟槽。半导体基板在栅极沟槽与虚设沟槽之间具有发射区、体区、势垒区和柱区。发射区为与栅极绝缘膜相接且露出于表面的n型区域。体区为在发射区的背面侧与栅极绝缘膜相接的p型区域。势垒区为在体区的背面侧与栅极绝缘膜相接且与虚设绝缘膜相接的n型区域。柱区为与表面电极连接且与势垒区相连的n型区域。

    反向导通绝缘栅双极性晶体管

    公开(公告)号:CN105702718B

    公开(公告)日:2018-10-30

    申请号:CN201510918997.3

    申请日:2015-12-10

    CPC classification number: H01L29/7397 H01L29/0623 H01L29/0834 H01L29/1095

    Abstract: 本发明提供一种对两步式导通现象的产生进行抑制的反向导通绝缘栅双极性晶体管。反向导通绝缘栅双极性晶体管(1)的半导体层(10)具备n型的势垒区(18),所述势垒区(18)被设置在体区(15)内,并且通过从半导体层(10)的表面(10B)延伸的柱区(19)而与发射极(24)电连接。势垒区(18)具有第一势垒部分区域(18a)及第二势垒部分区域(18b),其中,所述第一势垒部分区域(18a)到漂移区(14)的距离为第一距离(18Da),所述第二势垒部分区域(18b)到漂移区(14)的距离为与第一距离(18Da)相比较长的第二距离(18Db)。第二势垒部分区域(18b)与绝缘沟槽栅部(30)的侧面相接。

    半导体装置
    5.
    发明公开

    公开(公告)号:CN103946984A

    公开(公告)日:2014-07-23

    申请号:CN201180075010.6

    申请日:2011-11-22

    Abstract: 本发明公开的第一半导体装置具备包括单元区域和在单元区域的周边设置的非单元区域的半导体基板。单元区域具备:第一导电型的第一半导体区域;第二导电型的第二半导体区域,其形成在第一半导体区域的表面侧的半导体基板的表面;沟道型的绝缘栅极,其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度,并且长边方向沿第一方向延伸;和第一沟道导电体,其至少一部分形成在绝缘栅极与非单元区域之间的单元区域,并在沟道内填充有被绝缘膜覆盖的导电体。第一沟道导电体具备沿第一方向延伸的第一部分和沿着与第一方向正交并从单元区域侧朝向非单元区域的第二方向突出的第二部分,第二部分的底部的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。

    半导体器件
    6.
    发明授权

    公开(公告)号:CN106783849B

    公开(公告)日:2019-07-02

    申请号:CN201611034190.4

    申请日:2016-11-16

    Inventor: 平林康弘

    Abstract: 一种半导体器件,包括半导体基板,所述半导体基板在第一表面上包括第一沟槽以及连结到每个第一沟槽的第二沟槽。所述半导体基板包括:p型端部层,其从第一表面延伸到比每个第一沟槽在第二表面侧的端部更靠近半导体基板的第二表面的位置,并且在第一表面的平面视图中包括每个第一沟槽的纵向端部;第一p型层,其设置在相邻的第一沟槽之间的区域中,并且接触设在第一表面上的第一电极;n型阻挡层;第二p型层。第二沟槽使p型端部层与第一p型层及第二p型层分离。

    绝缘栅双极性晶体管
    8.
    发明公开

    公开(公告)号:CN106449742A

    公开(公告)日:2017-02-22

    申请号:CN201610639152.5

    申请日:2016-08-05

    Abstract: 本发明提供一种绝缘栅双极性晶体管。在利用沟槽栅电极的绝缘栅双极性晶体管的情况下,当采用分割为多个元件分区的格子状沟槽时空穴的蓄积效果将增大从而导通电压降低,另一方面击穿耐量容易降低。在元件外分区(18)内也形成发射区(14)。在元件外分区(18)内没有发射区分区(6)内移动并从元件分区(6)排出到发射极。此时会产生空穴的集中现象从而使击穿耐量降低。当在元件外分区(18)中也形成发射区(14)时,空穴从元件外分区(18)向元件分区(6)移动的现象被抑制,从而能够防止击穿耐量的降低。(14)的情况下,元件外分区(18)内的空穴向元件

    半导体装置
    10.
    发明公开

    公开(公告)号:CN109686789A

    公开(公告)日:2019-04-26

    申请号:CN201811210323.8

    申请日:2018-10-17

    Inventor: 平林康弘

    Abstract: 本发明提供一种半导体装置,其具有半导体基板、上表面电极和下表面电极。半导体基板具有:与上表面电极接触的p型阳极区、与下表面电极接触的n型阴极区、以及位于阳极区与阴极区之间的漂移区。半导体基板还具有位于阳极区与漂移区之间的势垒区、以及在势垒区和上表面电极之间延伸的n型柱区。势垒区具有多层结构,所述多层结构包括n型第一势垒层、p型第二势垒层、以及n型第三势垒层,所述第二势垒层位于第一势垒层与第三势垒层之间。第一势垒层与阳极区相接,并且隔着柱区与上表面电极连接。

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