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公开(公告)号：CN115513136A
公开(公告)日：2022-12-23
申请号：CN202210150371.2
申请日：2022-02-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/8234
Abstract: 一种半导体装置的制造方法至少包括以下步骤。提供牺牲衬底。在牺牲衬底上形成外延层。在外延层上形成刻蚀终止层。将碳原子植入到刻蚀终止层中。在刻蚀终止层上形成顶盖层以及元件层。将处置衬底接合到元件层。从处置衬底移除牺牲衬底、外延层以及具有碳原子的刻蚀终止层。
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公开(公告)号：CN115377133A
公开(公告)日：2022-11-22
申请号：CN202210431888.9
申请日：2022-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明涉及形成集成芯片结构的方法。方法包括蚀刻基底衬底以形成由基底衬底的一个或多个内表面限定的凹槽。沿基底衬底的一个或多个内表面形成掺杂外延层，并且在掺杂外延层的水平和垂直延伸的表面上形成外延材料。在外延材料内形成第一掺杂光电二极管区域，并且在外延材料内形成第二掺杂光电二极管区域。第一掺杂光电二极管区域具有第一掺杂类型，并且第二掺杂光电二极管区域具有第二掺杂类型。本申请的实施例还涉及集成芯片结构。
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公开(公告)号：CN107026198B
公开(公告)日：2020-10-13
申请号：CN201611127831.0
申请日：2016-12-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L29/78 , H01L21/336 , H01L21/335 , H01L29/06
Abstract: 本发明实施例提供一种半导体结构及其制造方法，其包含衬底、所述衬底上方的具有第一带隙的第一III‑V层、以及所述第一III‑V层上方的具有第二带隙的第二III‑V层。所述第二III‑V层包含与所述第一III‑V层接触的第一表面以及与所述第一表面对置的第二表面。所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。本发明实施例还提供上述半导体结构的制造方法。
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公开(公告)号：CN110277446A
公开(公告)日：2019-09-24
申请号：CN201910444502.6
申请日：2013-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L29/43 , H01L29/205 , H01L29/20 , H01L21/335 , H01L29/201
Abstract: 本发明涉及高电子迁移率晶体管(HEMT)内的双层AlGaN供体层和相关的制造方法，该高电子迁移率晶体管被配置为提供低电阻欧姆源极和漏极接触件以降低功率消耗同时在HEMT的沟道内保持二维电子气(2DEG)的高迁移率。双层AlGaN供体层包括AlzGa(1-z)N迁移率提高层和设置在迁移率提高层的上方的AlxGa(1-x)N电阻降低层，其中，欧姆源极和漏极接触件与HEMT连接。GaN沟道层(其中存在2DEG)设置在迁移率提高层的下方以形成HEMT的沟道。
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公开(公告)号：CN107871796B
公开(公告)日：2019-08-09
申请号：CN201710620047.1
申请日：2017-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L31/0352 , H01L31/101 , H01L31/18 , H01L27/144
Abstract: 一些实施例涉及设置在硅衬底上的集成电路(IC)，其包括具有第一导电类型的阱区。介电层设置在硅衬底的上表面上方，并且在阱区的外边缘上方延伸，并且包括使得阱区的内部暴露的开口。SiGe或Ge的外延柱从阱区的内部向上延伸。外延柱包括具有第一导电类型的下部外延区和具有与第一导电类型相反的第二导电类型的上部外延区。介电侧壁结构围绕外延柱并且具有停留在介电层的上表面上的底面。本发明的实施例还涉及形成集成电路的方法。
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Patent Agency Ranking
公开(公告)号：CN118486695A
公开(公告)日：2024-08-13
申请号：CN202410477051.7
申请日：2024-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本公开的各种实施例针对集成芯片及其形成方法。集成芯片包括衬底，衬底包括第一半导体材料和位于衬底的顶表面中的凹陷。吸收结构，设置在凹陷内并且包括不同于第一半导体材料的第二半导体材料。吸收结构具有第一掺杂类型。垂直阱区域设置在衬底内并且位于吸收结构下方。垂直阱区域具有不同于第一掺杂类型的第二掺杂类型。衬垫层设置在吸收结构与衬底之间。衬垫层包括第二半导体材料并且将垂直阱区域与吸收结构分隔开。
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公开(公告)号：CN112582434B
公开(公告)日：2024-06-11
申请号：CN202010868366.6
申请日：2020-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明的各个实施例针对一种用于形成图像传感器的方法，其中器件层具有高晶体质量。根据一些实施例，沉积覆盖衬底的硬掩模层。对硬掩模层和衬底执行第一蚀刻以形成腔。执行第二蚀刻以去除来自第一蚀刻的晶体损伤并且使腔中的衬底横向凹进，使得硬掩模层悬于腔上方。形成衬于腔的牺牲层，穿过牺牲层对衬底执行毯式离子注入，并且去除牺牲层。外延生长中间层，中间层衬于腔并且具有位于硬掩模层下面的顶面，并且外延生长器件层，器件层填充中间层上方的腔。在器件层中形成光电探测器。本发明的实施例还涉及图像传感器。
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公开(公告)号：CN113380843B
公开(公告)日：2023-08-29
申请号：CN202110502178.6
申请日：2021-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 公开了具有图像传感器的半导体器件及其制造方法。该方法包括：在衬底上沉积介电层；在介电层和衬底内形成沟槽；在沟槽内形成外延结构；以及形成具有第一层部分和第二层部分的势垒层。第一层部分形成在沟槽的未被外延结构覆盖的侧壁部分上。该方法还包括：在外延结构上并与势垒层相邻地形成覆盖层；选择性地掺杂外延结构和覆盖层的区域；在掺杂区域上选择性地形成硅化物层；在硅化物层上沉积蚀刻停止层；以及通过蚀刻停止层在硅化物层上形成导电塞。
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公开(公告)号：CN110767666B
公开(公告)日：2022-04-26
申请号：CN201910106349.6
申请日：2019-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，提供了一种半导体器件。该半导体器件包括设置在半导体衬底中的外延结构，其中，该外延结构具有IV族化学元素，其中，外延结构从半导体衬底的第一侧延伸到半导体衬底中。光电检测器至少部分地布置在外延结构中。具有与第一IV族化学元素不同的第一覆盖结构化学元素的第一覆盖结构覆盖位于半导体衬底的第一侧上的外延结构。第二覆盖结构布置在第一覆盖结构和外延结构之间，其中，第二覆盖结构包括IV族化学元素和第一覆盖结构化学元素。本发明的实施例还提供了半导体器件的形成方法。
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公开(公告)号：CN112582434A
公开(公告)日：2021-03-30
申请号：CN202010868366.6
申请日：2020-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明的各个实施例针对一种用于形成图像传感器的方法，其中器件层具有高晶体质量。根据一些实施例，沉积覆盖衬底的硬掩模层。对硬掩模层和衬底执行第一蚀刻以形成腔。执行第二蚀刻以去除来自第一蚀刻的晶体损伤并且使腔中的衬底横向凹进，使得硬掩模层悬于腔上方。形成衬于腔的牺牲层，穿过牺牲层对衬底执行毯式离子注入，并且去除牺牲层。外延生长中间层，中间层衬于腔并且具有位于硬掩模层下面的顶面，并且外延生长器件层，器件层填充中间层上方的腔。在器件层中形成光电探测器。本发明的实施例还涉及图像传感器。
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