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公开(公告)号：CN113113474B
公开(公告)日：2024-09-17
申请号：CN202110246402.X
申请日：2021-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/08 , H01L29/10 , H01L29/78 , H01L21/8234 , H01L27/092
Abstract: 本发明的各个实施例涉及半导体器件，包括在半导体衬底上方的栅电极。外延源极/漏极层设置在半导体衬底上且横向与栅电极相邻。该外延源极/漏极层包括第一掺杂剂。扩散阻挡层位于外延源极/漏极层与半导体衬底之间。该扩散阻挡层包括与所述第一掺杂剂不同的阻挡掺杂剂。本申请的实施例还涉及集成芯片及其制造方法。
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公开(公告)号：CN113471075B
公开(公告)日：2024-09-06
申请号：CN202110162023.2
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08 , H01L29/10
Abstract: 方法包括在绝缘体上硅(SOI)衬底上方形成栅极结构。SOI衬底包括：基底半导体层；位于基底半导体层上方的绝缘层；以及位于绝缘层上方的顶部半导体层。方法还包括：在栅极结构的顶面上方并且沿栅极结构的侧壁沉积栅极间隔件层；蚀刻栅极间隔件层以在栅极结构的侧壁上限定栅极间隔件；在蚀刻栅极间隔件层之后，使用第一蚀刻工艺在顶部半导体层中蚀刻凹槽；以及在第一蚀刻工艺之后，使用第二蚀刻工艺将凹槽进一步延伸至顶部半导体层中。第一蚀刻工艺与第二蚀刻工艺不同。方法还包括在第二蚀刻工艺之后在凹槽中形成源极/漏极区域。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN114937734A
公开(公告)日：2022-08-23
申请号：CN202110698170.1
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及一种处理工具，其包括晶片卡盘，所述晶片卡盘设置在加热板腔室内且具有被配置成固持半导体晶片的上表面。加热元件设置在所述晶片卡盘内，且被配置成提高所述晶片卡盘的温度。马达耦合到所述晶片卡盘，且被配置成使所述晶片卡盘围绕延伸穿过所述晶片卡盘的所述上表面的旋转轴线旋转。所述处理工具还包括控制电路系统，所述控制电路系统耦合到所述马达，且被配置成在所述晶片卡盘的所述温度被提高的同时操作所述马达来使所述晶片卡盘旋转，以在所述半导体晶片上由溶胶‑凝胶溶液层形成压电层。
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公开(公告)号：CN113053855A
公开(公告)日：2021-06-29
申请号：CN202110197888.2
申请日：2021-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L23/64 , H01L27/08 , H01L21/768 , H01L21/822
Abstract: 本发明的各种实施例针对三维(3D)沟槽电容器及其形成方法。在一些实施例中，第一衬底位于第二衬底上面，使得第一衬底的正面面对第二衬底的正面。第一沟槽电容器和第二沟槽电容器分别延伸至第一衬底的正面和第二衬底的正面中。多个导线和多个通孔堆叠在第一沟槽电容器和第二沟槽电容器之间，并且电连接至第一沟槽电容器和第二沟槽电容器。第一贯穿衬底通孔(TSV)从第一衬底的背面延伸穿过第一衬底，并且导线和通孔将第一TSV电连接至第一沟槽电容器和第二沟槽电容器。第一沟槽电容器和第二沟槽电容器及其之间的电连接共同限定3D沟槽电容器。根据本申请的其他实施例，还提供了半导体结构和集成电路。
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公开(公告)号：CN112542544A
公开(公告)日：2021-03-23
申请号：CN202010265592.5
申请日：2020-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L49/02
Abstract: 本申请的各个实施例针对一种形成金属‑绝缘体‑金属(MIM)电容器的方法，MIM电容器包括增强的界面层以减少击穿故障。在一些实施例中，在衬底上方沉积底部电极层。在底部电极层的顶面上形成原生氧化物层，原生氧化物层与顶面具有第一粘附强度。执行等离子体处理工艺以用界面层代替原生氧化物层。界面层是导电的并且与底部电极层的顶面具有第二粘附强度，并且第二粘附强度大于第一粘附强度。在界面层上沉积绝缘体层。在绝缘体层上沉积顶部电极层。图案化顶部电极层、底部电极层、绝缘体层和界面层以形成MIM电容器。本发明的实施例还涉及金属‑绝缘体‑金属电容器。
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Patent Agency Ranking
公开(公告)号：CN110767666A
公开(公告)日：2020-02-07
申请号：CN201910106349.6
申请日：2019-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，提供了一种半导体器件。该半导体器件包括设置在半导体衬底中的外延结构，其中，该外延结构具有IV族化学元素，其中，外延结构从半导体衬底的第一侧延伸到半导体衬底中。光电检测器至少部分地布置在外延结构中。具有与第一IV族化学元素不同的第一覆盖结构化学元素的第一覆盖结构覆盖位于半导体衬底的第一侧上的外延结构。第二覆盖结构布置在第一覆盖结构和外延结构之间，其中，第二覆盖结构包括IV族化学元素和第一覆盖结构化学元素。本发明的实施例还提供了半导体器件的形成方法。
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公开(公告)号：CN109553065A
公开(公告)日：2019-04-02
申请号：CN201810404016.7
申请日：2018-04-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供微机电系统装置与微机电系统的封装方法，其包括形成第一金属化结构于互补式金属氧化物半导体晶圆上，其中第一金属化结构包括第一牺牲氧化物层与第一金属接点垫。形成第二金属化结构于微机电系统晶圆上，其中第二金属化结构包括第二牺牲氧化物层与第二金属接点垫。接着将第一金属化结构与第二金属化结构接合在一起。在将第一金属化结构与第二金属化结构接合在一起之后，图案化并蚀刻微机电系统晶圆以形成微机电系统元件于第二牺牲氧化物层上。在形成微机电系统元件后移除第一牺牲氧化物层与第二牺牲氧化物层，使微机电系统元件沿着轴自由移动。
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公开(公告)号：CN107226451A
公开(公告)日：2017-10-03
申请号：CN201611056293.0
申请日：2016-11-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种半导体装置中的接环以及形成接环的方法。具体的，本发明实施例提供的方法包含：在装置衬底上形成第一多个接垫；在所述第一多个接垫上方沉积间隔件层且使所述间隔件层沿着所述第一多个接垫的侧壁延伸；及蚀刻所述间隔件层以移除所述间隔件层的横向部分且在所述第一多个接垫的侧壁上形成间隔件。所述方法进一步包含：通过将所述第一多个接垫接合到第二多个接垫而将包含所述第二多个接垫的帽盖衬底接合到所述装置衬底。
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公开(公告)号：CN107026198A
公开(公告)日：2017-08-08
申请号：CN201611127831.0
申请日：2016-12-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L29/78 , H01L21/336 , H01L21/335 , H01L29/06
Abstract: 本发明实施例提供一种半导体结构及其制造方法，其包含衬底、所述衬底上方的具有第一带隙的第一III‑V层、以及所述第一III‑V层上方的具有第二带隙的第二III‑V层。所述第二III‑V层包含与所述第一III‑V层接触的第一表面以及与所述第一表面对置的第二表面。所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。本发明实施例还提供上述半导体结构的制造方法。
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公开(公告)号：CN104009074B
公开(公告)日：2017-07-14
申请号：CN201310228868.2
申请日：2013-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/7787 , H01L21/0254 , H01L21/0262 , H01L21/7685 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/4232 , H01L29/42372 , H01L29/66431 , H01L29/66462 , H01L29/778 , H01L29/7783
Abstract: 本发明提供了一种半导体结构，包括第一III‑V化合物层。第二III‑V化合物层设置在第一III‑V化合物层上并且与第一III‑V化合物层在成分上不同。载流子沟道位于第一III‑V化合物层与第二III‑V化合物层之间。源极部件和漏极部件设置在第二III‑V化合物层上。栅电极设置在源极部件与漏极部件之间的第二III‑V化合物层上。氟区嵌入栅电极下方的第二III‑V化合物层中。扩散势垒层设置在第二III‑V化合物层的顶部。栅极介电层设置在第二III‑V化合物层上方。栅极介电层具有位于氟区上并位于至少部分栅电极下方的氟段。本发明公开了高电子迁移率晶体管及其制造方法。
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