厚缓冲层上方的p型氮化镓共形外延结构

    公开(公告)号:CN114639717A

    公开(公告)日:2022-06-17

    申请号:CN202111523923.1

    申请日:2021-12-14

    Abstract: 本申请公开了厚缓冲层上方的p型氮化镓共形外延结构。一种半导体器件(210)包括在硅衬底(214)上的GaN FET(212)和III‑N半导体材料的缓冲层(202),该缓冲层具有柱状区域(204)、围绕该柱状区域的过渡区域(206)和过渡区域周围的柱间区域。柱状区域(204)高于柱间区域。GaN FET(212)包括III‑N半导体材料的栅极(228),该栅极的厚度(254)和厚度(256)大于柱状区域(204)中缓冲层(202)的顶面(200)的垂直范围的两倍。柱状区域(204)上方和过渡区域(206)上方的栅极厚度(254)(256)之间的差小于柱状表面(204)中缓冲层(202)的顶面(200)的垂直范围的一半。可以通过使用包括百分之零至百分之四十的氢气的载气的栅极MOVPE工艺在势垒层(224)上方形成III‑N半导体材料的栅极层来形成半导体器件(210)。

    低应力低氢型LPCVD氮化硅
    3.
    发明授权

    公开(公告)号:CN107533974B

    公开(公告)日:2022-03-18

    申请号:CN201680028363.3

    申请日:2016-05-09

    Inventor: N·S·德拉斯

    Abstract: 在所描述的示例中,一种微电子器件(102)包含高性能氮化硅层,此氮化硅层的化学计量在2原子百分比(at%)内,具有低应力为600MPa到1000MPa,并且具有小于5原子百分比的低氢含量,由LPCVD工艺形成。LPCVD工艺使用氨气NH3和二氯甲硅烷DCS气体,其比率为4比6,压力为150毫托至250毫托,并且温度为800℃至820℃。

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