公开(公告)号：CN109309085A

公开(公告)日：2019-02-05

申请号：CN201710628490.3

申请日：2017-07-28

Applicant: 联华电子股份有限公司

Inventor： 邱久容 ,  林宏展 ,  陈禹钧

IPC: H01L27/02 ,  H01L27/04 ,  H01L29/92

CPC classification number: H01L21/76237 ,  H01L21/02197 ,  H01L21/28202 ,  H01L21/76822 ,  H01L21/8234 ,  H01L27/0629 ,  H01L27/0805 ,  H01L28/92 ,  H01L29/94 ,  H01L29/92 ,  H01L21/77 ,  H01L27/02 ,  H01L27/04

Abstract: 本发明公开一种集成电路以及其制作方法。该集成电路包括第一绝缘层、底板、第一图案化介电层、中板、第二图案化介电层与上板。第一图案化介电层设置于底板上。中板设置于第一图案化介电层上。部分的底板、至少部分的第一图案化介电层与至少部分的中板设置于贯穿第一绝缘层的第一沟槽中。底板、第一图案化介电层与中板构成第一金属-绝缘层-金属电容器。第二图案化介电层设置于中板上。上板设置于第二图案化介电层上。中板、第二图案化介电层与上板构成第二金属-绝缘层-金属电容器，且底板与上板电连接。

公开(公告)号：CN108958209A

公开(公告)日：2018-12-07

申请号：CN201810418546.7

申请日：2018-05-04

Applicant: 瑞萨电子株式会社

Inventor： 作村浩太郎 ,  堀越康敬 ,  橘浩司 ,  加岛启太

IPC: G05B23/02 ,  G01R31/28

CPC classification number: G11C19/28 ,  G11C5/14 ,  G11C5/147 ,  G11C7/222 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/30 ,  G11C29/023 ,  G11C29/028 ,  H01L21/822 ,  H01L23/50 ,  H01L27/04 ,  G05B23/0213 ,  G01R31/2851 ,  G05B2219/24065

Abstract: 本发明涉及半导体器件和控制半导体器件的方法。在抑制电路尺寸增大同时，防止由电流急剧波动而引起的故障。一种半导体器件包括多个模块。该半导体器件包括：表格，其存储每个模块中的多个操作频率和基于操作频率确定的多个分数，使得每个模块的操作频率和分数彼此关联；分数指定单元，其获取模块的时钟操作频率，并参照表格，基于时钟操作频率来指定分数；和输出单元，如果指定的分数超过预定阈值，则其输出在不同的时间激活模块的指令。

公开(公告)号：CN108886038A

公开(公告)日：2018-11-23

申请号：CN201680084166.3

申请日：2016-04-11

Applicant: 三菱电机株式会社

Inventor： 日野史郎 ,  贞松康史 ,  八田英之 ,  永久雄一 ,  海老原洪平

IPC: H01L27/04 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L27/04 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

Abstract: 本申请说明书公开的技术涉及有效地抑制堆垛层错的产生所引起的正向电压的偏移的技术。与本技术相关的半导体装置具备：第2导电类型的第1阱区域(31)；第2导电类型的第2阱区域(32)，在俯视时夹着多个第1阱区域整体而设置，面积比各个第1阱区域大；第2导电类型的第3阱区域(33)，在俯视时夹着第2阱区域而设置，面积比第2阱区域大；以及第1导电类型的分断区域(25)，设置于第2阱区域与第3阱区域之间且上表面与绝缘体接触。

公开(公告)号：CN108511414A

公开(公告)日：2018-09-07

申请号：CN201711373091.3

申请日：2017-12-19

Applicant: 艾普凌科有限公司

Inventor： 佐久间哲也

IPC: H01L23/525 ,  H01L23/29 ,  H01L21/768 ,  H01L21/56

CPC classification number: H01L23/62 ,  H01L21/822 ,  H01L23/525 ,  H01L23/5258 ,  H01L27/04 ,  H01L21/56 ,  H01L21/76838 ,  H01L23/291

Abstract: 本发明提供半导体装置和该半导体装置的制造方法，即使在被激光微调的熔断器元件上的保护绝缘膜的膜厚较厚的情况下，也能够在基底绝缘膜上不产生裂纹的情况下稳定地进行熔断器元件的熔断。采用如下的结构：在包括激光照射部的熔断器元件中具备对激光照射部的侧面与底面之间的角部进行倒角而成的斜面。

公开(公告)号：CN108370250A

公开(公告)日：2018-08-03

申请号：CN201680068300.0

申请日：2016-09-16

Applicant: 索尼公司

Inventor： 神田泰夫 ,  横山孝司

IPC: H03K19/003 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8244 ,  H01L21/8246 ,  H01L27/04 ,  H01L27/105 ,  H01L27/11 ,  H01L29/82 ,  H01L43/08 ,  H01L45/00 ,  H01L49/00 ,  H03K19/0948 ,  H03K19/177

CPC classification number: H01L27/228 ,  G11C14/0081 ,  H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/2436 ,  H01L29/82 ,  H01L43/08 ,  H01L45/00 ,  H01L49/00 ,  H03K19/003 ,  H03K19/00315 ,  H03K19/00392 ,  H03K19/0948 ,  H03K19/177

Abstract: 本技术涉及能够提高成品率的半导体装置。本发明的易失性存储电路具有存储节点，并且存储输入的信息。多个非易失性元件通过相同的连接门连接到易失性存储电路的存储节点，并且用于控制非易失性元件的控制线分别连接到非易失性元件。这样，非易失性元件通过相同的连接门连接到易失性逻辑电路，从而提高成品率。本技术可适用于半导体装置。

公开(公告)号：CN104347624B

公开(公告)日：2018-05-01

申请号：CN201410381480.0

申请日：2014-08-05

Applicant: 纳普拉有限公司

Inventor： 关根重信 ,  关根由莉奈

IPC: H01L27/04 ,  H01L23/52

CPC classification number: H01L27/04 ,  H01L21/02211 ,  H01L23/481 ,  H01L23/5223 ,  H01L27/0676 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种将有源元件及无源元件以高密度配置的薄型的集成电路装置。包括半导体基板(101)、有源元件(Q1)和无源元件(PS2)。有源元件(Q1)由半导体基板(101)构成；无源元件(PS2)包括填充于在半导体基板(1)的厚度方向上设置的槽状或孔状的要素形成区域(111、112、113)的内部的功能要素(532、322、521)。

公开(公告)号：CN107667422A

公开(公告)日：2018-02-06

申请号：CN201680027806.7

申请日：2016-02-22

Applicant: 夏普株式会社

Inventor： 仲嶋明生 ,  一条尚生

IPC: H01L21/822 ,  H01L27/04 ,  H02M7/48 ,  H03K19/003

CPC classification number: H03K17/082 ,  H01L21/822 ,  H01L23/3114 ,  H01L23/49503 ,  H01L23/49562 ,  H01L23/49575 ,  H01L24/40 ,  H01L24/83 ,  H01L27/04 ,  H01L2224/32245 ,  H01L2224/40137 ,  H01L2224/40245 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/83801 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/1033 ,  H01L2924/13062 ,  H01L2924/13064 ,  H02M7/003 ,  H03K17/0828 ,  H03K17/107 ,  H03K17/567 ,  H03K19/003 ,  H03K2017/6875 ,  H01L2224/37099 ,  H01L2224/84

Abstract: 提供低导通电阻且负荷短路时的耐受性高的复合型半导体装置。在具备互相级联的常通型第一FET(Q1)及常断型第二FET(Q2)的复合型半导体装置(10)中，在对第一FET(Q1)的漏极施加的电压为400V的情况下，设从连接于复合型半导体装置(10)的负荷的短路开始的时间点的经过时间为短路后经过时间T；设第二FET的导通电阻的值为RonQ2，所述第一FET的阈值电压为VTHQ1，在所述第一FET的栅极电压为0V的时候，所述第一FET的饱和状态下之所述第一FET的漏极电流为Idmax1；短路后经过时间T≧2μsec的期间，限制成在防止所述第一FET的破坏程度内的漏极电流为Idmax的时候满足以下数学式的关系。

公开(公告)号：CN107331663A

公开(公告)日：2017-11-07

申请号：CN201610283432.7

申请日：2016-04-29

Applicant: 上海芯晨科技有限公司

Inventor： 陈龙

IPC: H01L27/04 ,  H01L21/70

CPC classification number: H01L21/20 ,  H01L31/113 ,  H01L33/12 ,  H01L27/04 ,  H01L21/70

Abstract: 本发明提供一种III族氮化物和硅异质集成衬底及其制作方法，所述III族氮化物和硅异质集成衬底包括：硅衬底；形成于所述硅衬底上的III族氮化物叠层结构；形成于所述III族氮化物叠层结构上的绝缘层；以及形成于所述绝缘层上的顶层硅。本发明的III族氮化物和硅异质集成衬底及其制作方法将所述顶层硅与所述III族氮化物叠层结构集成于同一硅衬底上，其中，所述硅基叠层结构可以用于制作传统电路，结合所述III族氮化物叠层结构可以实现多种应用，为实现“超越摩尔定律”提供重要的技术创新平台。本发明的III族氮化物和硅异质集成衬底中，III族氮化物材料深埋在底部，仅顶层硅及硅衬底面暴露在外面，不会对CMOS工艺造成污染，可以使用CMOS工艺线进行流片。

公开(公告)号：CN107210262A

公开(公告)日：2017-09-26

申请号：CN201580016424.X

申请日：2015-11-13

Applicant: 野田士克林股份有限公司

Inventor： 小山田成圣

IPC: H01L21/822 ,  H01L27/04

CPC classification number: H01L23/642 ,  H01G4/33 ,  H01L21/822 ,  H01L23/50 ,  H01L23/647 ,  H01L24/06 ,  H01L24/09 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/33 ,  H01L27/04 ,  H01L2224/0401 ,  H01L2224/16 ,  H01L2224/16265 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19103

Abstract: 一种半导体器件(100)，其配置有：半导体集成电路(2)，其具有凸块安装面(2S)；和薄膜电容器部(1)，其经由凸块(22)连接至凸块安装面。半导体集成电路(2)包括施加有一个极性(Vdd)的电源电压的第一电源焊盘(21V)和施加有另一极性(Gnd)的电源电压的第二电源焊盘(21G)。薄膜电容器部(1)包括连接至第一电源焊盘的第一电极层(11)，连接至第二电源焊盘的第二电极层(12)，和形成在第一电极层与第二电极层之间的介电层(13)。半导体器件设置有：电力供应路径(30)，其被配置为向半导体集成电路供应电力；和薄板状金属电阻器部(17)，其被设置在电力供应路径中并且由具有高于第一电极层和第二电极层的体积电阻率的体积电阻率的金属基高电阻材料制成。

公开(公告)号：CN107078056A

公开(公告)日：2017-08-18

申请号：CN201580052391.4

申请日：2015-09-28

Applicant: 索尼半导体解决方案公司

Inventor： 香川恵永 ,  藤井宣年 ,  松沼健司

IPC: H01L21/3205 ,  H01L21/768 ,  H01L21/822 ,  H01L23/00 ,  H01L23/522 ,  H01L23/538 ,  H01L27/00 ,  H01L27/04 ,  H01L27/146 ,  H04N5/357 ,  H04N5/369

CPC classification number: H01L23/5225 ,  H01L21/3205 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/768 ,  H01L21/822 ,  H01L23/00 ,  H01L23/49822 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/538 ,  H01L27/00 ,  H01L27/0207 ,  H01L27/04 ,  H01L27/146 ,  H01L27/14623 ,  H01L27/14636 ,  H01L27/14806 ,  H01L2225/06537 ,  H01L2924/0002 ,  H01L2924/3025 ,  H04N5/357 ,  H04N5/369 ,  H01L2924/00

Abstract: 本发明涉及一种能够抑从一个基板中产生的噪音对另一个基板造成的影响的层叠型装置、制造方法和电子设备。在一个基板的接合面上形成第一金属层，在与所述一个基板层叠的另一个基板的接合面上形成第二金属层。通过接合一个基板的金属层和另一个基板的金属层并由此固定电位，在一个基板和另一个基板之间形成用于阻断电磁波的电磁波屏蔽结构。例如，本发明可以应用于例如层叠型CMOS图像传感器。