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公开(公告)号：CN118366851A
公开(公告)日：2024-07-19
申请号：CN202410253150.7
申请日：2018-04-09
Applicant: 朗姆研究公司
Inventor： 施卢蒂·维维克·托姆贝尔 , 拉什纳·胡马雍 , 米卡尔·达内克 , 照健·史蒂文·黎 , 约瑟亚·科林斯 , 汉娜·班诺乐克 , 格里芬·约翰·肯尼迪 , 戈鲁恩·布泰尔 , 帕特里克·范克利蒙布特
IPC: H01L21/285 , H10B12/00 , H01L21/324 , H01L21/02
Abstract: 本文提供了用于逻辑和存储器应用的低电阻金属化堆叠结构以及相关的制造方法。在一些实现方案中，所述方法涉及：在衬底上提供含钨(W)层；并且在所述含W层上沉积含钼(Mo)层。在一些实现方式中，该方法涉及直接在介电或氮化钛(TiN)衬底上沉积含Mo层，而没有中间的含W层。
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公开(公告)号：CN110731003A
公开(公告)日：2020-01-24
申请号：CN201880038116.0
申请日：2018-04-09
Applicant: 朗姆研究公司
Inventor： 施卢蒂·维维克·托姆贝尔 , 拉什纳·胡马雍 , 米卡尔·达内克 , 照健·史蒂文·黎 , 约瑟亚·科林斯 , 汉娜·班诺乐克 , 格里芬·约翰·肯尼迪 , 戈鲁恩·布泰尔 , 帕特里克·范克利蒙布特
IPC: H01L21/285 , H01L27/108 , H01L21/02 , H01L21/324
Abstract: 本文提供了用于逻辑和存储器应用的低电阻金属化堆叠结构以及相关的制造方法。在一些实现方案中，所述方法涉及：在衬底上提供含钨(W)层；并且在所述含W层上沉积含钼(Mo)层。在一些实现方式中，该方法涉及直接在介电或氮化钛(TiN)衬底上沉积含Mo层，而没有中间的含W层。
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公开(公告)号：CN115803858A
公开(公告)日：2023-03-14
申请号：CN202180044620.3
申请日：2021-11-09
Applicant: 朗姆研究公司
Abstract: 本文中的各种实施方式涉及用于半导体制造设备的预测性维护系统和方法。在一些实施方式中，预测性维护系统包括处理器，该处理器被配置成：接收指示对应于进行制造工艺的制造设备的历史操作条件和历史制造信息的离线数据；通过使用将离线数据作为输入的训练模型来计算预测设备健康状态信息；接收指示制造设备的当前操作条件的实时数据；通过使用将实时数据作为输入的训练模型来计算估计设备健康状态信息；通过结合预测设备健康状态信息和估计设备健康状态信息来计算调整设备健康状态信息；以及呈现包括制造设备的至少一个部件的预期剩余使用寿命(RUL)的调整设备健康状态信息。
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公开(公告)号：CN113874545A
公开(公告)日：2021-12-31
申请号：CN202080037670.4
申请日：2020-05-18
Applicant: 朗姆研究公司
IPC: C23C16/02 , C23C16/14 , C23C16/24 , C23C16/28 , C23C16/30 , C23C16/455 , H01L21/768 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582
Abstract: 本文提供了在不沉积成核层的情况下沉积钨(W)膜的方法。在某些实施方案中，该方法包括在衬底上沉积硼(B)和/或硅(Si)的共形还原剂层。衬底通常包括待用钨填充的特征，其中还原剂层与包括该特征的衬底的形貌共形。然后将还原剂层暴露于含氟钨前体，该前体被还原剂层还原以形成元素钨层。共形还原剂层转化为共形钨层。
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公开(公告)号：CN105390438A
公开(公告)日：2016-03-09
申请号：CN201510518752.1
申请日：2015-08-21
Applicant: 朗姆研究公司
IPC: H01L21/768 , H01L21/205 , C23C16/44
CPC classification number: H01L21/76876 , C23C16/045 , C23C16/16 , C23C16/18 , H01J37/32009 , H01J37/32082 , H01J37/32449 , H01L21/28556 , H01L21/28562 , H01L21/76843 , H01L21/76856 , H01L21/76879 , H01L23/53209 , H01L21/768 , C23C16/44 , H01L21/76838
Abstract: 本发明涉及无孔隙钴间隙填充的方法，本发明提供的方法将无孔隙钴沉积到具有高深宽比的特征中。方法涉及(a)用钴来部分填充特征，(b)将特征暴露至从含氮气体产生的等离子体，来选择性抑制在特征的顶部处或者其附近的表面的钴核化；可选地重复(a)和(b)；以及通过化学气相沉积将大量钴沉积到特征中。方法还可以涉及将包含阻挡层的特征暴露至从含氮气体产生的等离子体，以选择性抑制钴核化。方法可以在低于约400℃的低温下使用含钴前体来执行。
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Patent Agency Ranking
公开(公告)号：CN113366622B
公开(公告)日：2024-09-24
申请号：CN202080011487.7
申请日：2020-01-28
Applicant: 朗姆研究公司
IPC: H01L21/67 , H01L21/768 , G06F30/20
Abstract: 在此提供了用于优化特征填充工艺的系统与方法。该特征填充优化系统与方法可用于从小量的图案化晶片测试来优化特征填充。该系统与方法可用于优化增强的特征填充工艺，其中该增强的特征填充工艺包括有包含抑制和/或蚀刻操作与沉积操作的操作。来自试验的结果可用于校准特征尺度行为模型。一旦被校准了，参数空间可迭代地被探索，以优化该工艺。
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公开(公告)号：CN110731003B
公开(公告)日：2024-03-26
申请号：CN201880038116.0
申请日：2018-04-09
Applicant: 朗姆研究公司
Inventor： 施卢蒂·维维克·托姆贝尔 , 拉什纳·胡马雍 , 米卡尔·达内克 , 照健·史蒂文·黎 , 约瑟亚·科林斯 , 汉娜·班诺乐克 , 格里芬·约翰·肯尼迪 , 戈鲁恩·布泰尔 , 帕特里克·范克利蒙布特
IPC: H01L21/285 , H10B12/00 , H01L21/02 , H01L21/324
Abstract: 本文提供了用于逻辑和存储器应用的低电阻金属化堆叠结构以及相关的制造方法。在一些实现方案中，所述方法涉及：在衬底上提供含钨(W)层；并且在所述含W层上沉积含钼(Mo)层。在一些实现方式中，该方法涉及直接在介电或氮化钛(TiN)衬底上沉积含Mo层，而没有中间的含W层。
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公开(公告)号：CN115812207A
公开(公告)日：2023-03-17
申请号：CN202280005400.4
申请日：2022-01-10
Applicant: 朗姆研究公司
IPC: G06N3/0464
Abstract: 本文中的各种实施例涉及用于产生半导体制造设备的数字孪生体的系统、方法和媒体。在一些实施例中，提供一种半导体制造设备的处理室的数字孪生体，包括一或多个非暂时性机器可读媒体，所述一或多个非暂时性机器可读媒体包括配置成实施以下的逻辑：处理室的第一位置的第一模型；和处理室的第二位置的第二模型，其中将第一模型耦合到第二模型，且其中第一模型和第二模型是为以下中的一个的模型类型中的每一个：1)AI/ML模型；2)HFS模型；和3)闭式解，且其中第一模型和第二模型各自表示为以下中的一个的一类物理现象：1)热特性；2)等离子体特性；3)流体动力学；4)结构特性；和5)化学反应。
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公开(公告)号：CN110629187A
公开(公告)日：2019-12-31
申请号：CN201910499775.0
申请日：2016-05-18
Applicant: 朗姆研究公司
IPC: C23C16/02 , C23C16/04 , C23C16/06 , C23C16/505 , C23C16/56 , H01L21/285 , H01L21/768 , H01L27/108 , H01L27/11556 , H01L27/11582
Abstract: 本发明涉及用多阶段核化抑制填充特征，描述了用钨填充特征的方法，以及相关的系统和装置，涉及钨核化的抑制。所述方法涉及沿特征轮廓的选择性抑制。选择性抑制钨核化的方法可包括使所述特征暴露于直接或远程等离子体。方法包括执行多阶段抑制处理，包括各阶段之间的间隔。在间隔期间，可以使等离子体源功率、衬底偏置功率或处理气体流量中的一种或多种降低或者使其关闭。本文所述方法可用于填充垂直特征，如钨通孔，以及水平特征，如垂直NAND(VNANA)字线。所述方法可用于共形填充和由下向上/由内向外的填充。应用的实例包括逻辑和存储接触填充、DRAM埋入式字线填充、垂直集成存储栅极和字线填充、以及使用通硅通孔的3-D集成。
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公开(公告)号：CN106169440A
公开(公告)日：2016-11-30
申请号：CN201610332922.1
申请日：2016-05-18
Applicant: 朗姆研究公司
IPC: H01L21/768
CPC classification number: H01L21/28556 , C23C16/0245 , C23C16/04 , C23C16/045 , C23C16/06 , C23C16/505 , C23C16/56 , H01L21/28562 , H01L21/76856 , H01L21/76862 , H01L21/76876 , H01L21/76877 , H01L21/76879 , H01L21/76898 , H01L27/10891 , H01L27/11556 , H01L27/11582 , H01L21/76838
Abstract: 本发明涉及用多阶段核化抑制填充特征，描述了用钨填充特征的方法，以及相关的系统和装置，其涉及钨核化的抑制。在一些实施方式中，所述方法涉及沿特征轮廓的选择性抑制。选择性抑制钨核化的方法可包括使所述特征暴露于直接或远程等离子体。方法包括执行多阶段抑制处理，其包括各阶段之间的间隔。在间隔期间，可以使等离子体源功率、衬底偏置功率、或处理气体流量中的一种或多种降低或者使其关闭。本文所述的方法可用于填充垂直特征，如钨通孔，以及水平特征，如垂直NAND(VNANA)字线。所述方法可用于共形填充和由下向上/由内向外的填充。应用的实例包括逻辑和存储接触填充、DRAM埋入式字线填充、垂直集成存储栅极和字线填充、以及使用通硅通孔的3‑D集成。
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