双环路PLL
    3.
    发明公开

    公开(公告)号:CN1533634A

    公开(公告)日:2004-09-29

    申请号:CN03800669.3

    申请日:2003-04-17

    Abstract: 一种双环路PLL,具有频率比较环路和相位比较环路,在升降计数器(8)中,输入控制电路(30)在从频率比较器(7)接受了UP信号的情况下输出上次的加减运算值的2分之1的正值,在接受了DOWN信号的情况下输出上次的加减运算值的2分之1的负值。寄存器(33)存储计数值。加法运算器(31)对上述输入控制电路(30)的输出与寄存器(33)的输出进行加法运算。因而,升降计数器(8)以上次的加减运算值的2分之1的值进行上下计数,由于双环路PLL能进行2分探查方式的频率比较,故即使是输出频率高的情况,也能高效地进行频率比较,缩短了锁定时间。

    双环路PLL
    4.
    发明授权

    公开(公告)号:CN1228920C

    公开(公告)日:2005-11-23

    申请号:CN03800669.3

    申请日:2003-04-17

    Abstract: 一种双环路PLL,具有频率比较环路和相位比较环路,在升降计数器(8)中,输入控制电路(30)在从频率比较器(7)接受了UP信号的情况下输出上次的加减运算值的2分之1的正值,在接受了DOWN信号的情况下输出上次的加减运算值的2分之1的负值。寄存器(33)存储计数值。加法运算器(31)对上述输入控制电路(30)的输出与寄存器(33)的输出进行加法运算。因而,升降计数器(8)以上次的加减运算值的2分之1的值进行上下计数,由于双环路PLL能进行2分探查方式的频率比较,故即使是输出频率高的情况,也能高效地进行频率比较,缩短了锁定时间。

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