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公开(公告)号：CN105990412B
公开(公告)日：2020-09-18
申请号：CN201510553388.2
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/739
Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置在所述第1半导体区域之上；第1导电型的第3半导体区域，设置在所述第2半导体区域之上；层间绝缘膜，设置在所述第2半导体区域之上及所述第3半导体区域之上；第1电极，设置在所述第1半导体区域之下；第2电极，设置在所述层间绝缘膜之上；多个第1接触区域，在所述层间绝缘膜内朝从所述第1电极朝向所述第2电极的第1方向延伸，将所述第3半导体区域与所述第2电极电连接；多个第2接触区域，在所述层间绝缘膜内朝所述第1方向延伸，设置在相邻的所述第1接触区域之间；以及第3电极，介隔第1绝缘膜而设置在所述第2半导体区域。
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公开(公告)号：CN110911398A
公开(公告)日：2020-03-24
申请号：CN201910022345.X
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/06 , H01L29/06 , H01L29/739 , H01L29/861 , H01L29/868
Abstract: 半导体装置具备：第1电极；第2电极，配置在与上述第1电极对置的位置；以及半导体部，设置在上述第1电极与上述第2电极之间，包括第1导电型的第1半导体层。上述半导体部还包括：设置在上述第1半导体层与上述第1电极之间的第2导电型的第2半导体层、及选择性地设置在上述第1半导体层中、并被配置在与上述第2半导体层分离的位置的第2导电型的第3半导体层。上述第1电极具有延伸部，该延伸部与上述第2半导体层电连接，贯穿上述第2半导体层地在朝向上述第2电极的第1方向上延伸，并与上述第3半导体层连接。
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公开(公告)号：CN104299991B
公开(公告)日：2017-11-24
申请号：CN201310733934.1
申请日：2013-12-26
Applicant: 株式会社东芝
IPC: H01L29/739 , H01L29/06 , H01L29/08
CPC classification number: H01L29/7395 , H01L29/0834 , H01L29/66348 , H01L29/7397 , H01L29/7831
Abstract: 一种半导体装置，使关断时的开关损失降低。该半导体装置包括第1导电型的第1半导体区域、设在第1半导体区域之上的第2导电型的第2半导体区域、设在第2半导体区域之上的第1导电型的第3半导体区域、控制电极、绝缘膜、第1电极、第2电极及第2导电型的第4半导体区域。控制电极控制第1半导体区域与第3半导体区域之间的导通。绝缘膜设在控制电极与第2半导体区域之间。第1电极与第2半导体区域及第3半导体区域电连接。第4半导体区域设在第2电极与第1半导体区域之间，具有有第1杂质浓度、作为与第2电极的接触面积而有第1接触面积的第1部分；和有比第1杂质浓度高的第2杂质浓度、有比第1接触面积小的第2接触面积的第2部分。
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公开(公告)号：CN105990454A
公开(公告)日：2016-10-05
申请号：CN201510553495.5
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/868 , H01L29/06
CPC classification number: H01L29/868 , H01L29/0684 , H01L29/1608 , H01L29/2003 , H01L29/36 , H01L29/66136 , H01L29/7395 , H01L29/861 , H01L29/8613 , H01L29/872 , H01L29/06
Abstract: 实施方式的半导体装置包括：第1电极；第2电极；第1导电型的第1半导体区域，设置于所述第1电极与所述第2电极之间；第2导电型的第2半导体区域，设置于所述第1半导体区域与所述第2电极之间；第2导电型的第3半导体区域，是设置于所述第1半导体区域与所述第2电极之间且在对于从所述第1电极朝向所述第2电极的第1方向交叉的第2方向上设置于所述第2半导体区域的旁边，且所述第1半导体区域的一部分位于第3半导体区域与所述第2半导体区域之间；以及第2导电型的第4半导体区域，设置于所述第1半导体区域的所述一部分与所述第2电极之间，且杂质浓度与所述第2半导体区域的杂质浓度及所述第3半导体区域的杂质浓度不同。
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公开(公告)号：CN104916672A
公开(公告)日：2015-09-16
申请号：CN201410448492.0
申请日：2014-09-04
Applicant: 株式会社东芝
IPC: H01L29/739 , H01L21/331
CPC classification number: H01L29/7397 , H01L29/0696 , H01L29/1095 , H01L29/407 , H01L29/41766 , H01L29/6634 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7396 , H01L29/7813
Abstract: 本发明提供一种可靠性高的半导体装置及其制造方法。实施方式的半导体装置包括：第一电极；第二电极，其包含向第一电极侧延伸的部分；第一导电型的第一半导体层，其设置在第一电极与第二电极之间；第二导电型的第一半导体区域，其设置在第一半导体层与第二电极之间；第一导电型的第二半导体区域，其设置在第一半导体区域与第二电极之间，与所述部分接触；第三电极，其位于第一电极与所述部分之间，隔着第一绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域，且连接在所述部分；第四电极，其隔着第二绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域；以及第二导电型的第三半导体区域，其设置在第一半导体区域与第二半导体区域之间。
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Patent Agency Ranking
公开(公告)号：CN103296073A
公开(公告)日：2013-09-11
申请号：CN201210505182.9
申请日：2012-11-30
Applicant: 株式会社东芝
IPC: H01L29/739 , H01L29/06
CPC classification number: H01L29/7395 , H01L29/0696 , H01L29/0847 , H01L29/1095 , H01L29/407 , H01L29/7397
Abstract: 本发明提供一种短路耐受量高、栅极驱动电路的损失少的低导通电阻的绝缘栅型双极晶体管IGBT。实施方式的IGBT具备：有选择地形成于第一槽（3a）与第二槽（3b）之间的第一半导体层（2）的第一表面的、在第一槽（3a）的侧壁露出的第一基极层（7a）和在第二槽（3b）的侧壁露出的第二基极层（7b）。第一发射极层（8a）有选择地形成于第一基极层（7a）的表面，并在第一槽（3a）的侧壁露出。第二发射极层（8b）有选择地形成于第二基极层（7b）的表面，并在第二槽（3b）的侧壁露出。第一栅电极（5a）隔着第一栅极绝缘膜（4a）设置于第一槽（3a）内。第二栅电极（5b）隔着第二栅极绝缘膜（4b）设置于第二槽内。
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公开(公告)号：CN1309093C
公开(公告)日：2007-04-04
申请号：CN200310118754.9
申请日：2003-12-02
Applicant: 株式会社东芝
IPC: H01L29/861 , H01L29/72 , H01L29/78
CPC classification number: H01L29/868 , H01L29/0623 , H01L29/861 , H01L29/872 , H01L29/8725
Abstract: 本发明提供一种具有优良逆恢复特性的半导体器件，其具备：基极层，具有第1主表面和与第1主表面相对的第2主表面，由第1导电型半导体构成；第1主电极层，在第1主表面与基极层连接；控制区，贯通第1主电极层，布置在达到基极层内的槽的内部；第2主电极层，在第2主表面与基极层连接，由第1导电型半导体构成。
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公开(公告)号：CN1295795C
公开(公告)日：2007-01-17
申请号：CN200410001350.6
申请日：2004-01-06
Applicant: 株式会社东芝
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/0653 , H01L29/66712 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种使用与现有超级结MOSFET一样的工艺得到更低导通电阻的MOSFET。在由n柱层3和p柱层4形成的超级结结构的漏极侧插入n-漂移层2，n-漂移层的厚度t对于n-漂移层的厚度t与超级结结构的厚度d之和的比(＝t/(t+d))在0.72以下。
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公开(公告)号：CN1518123A
公开(公告)日：2004-08-04
申请号：CN200410001350.6
申请日：2004-01-06
Applicant: 株式会社东芝
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/0653 , H01L29/66712 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种使用与现有超级结MOSFET一样的工艺得到更低导通电阻的MOSFET。在由n柱层3和p柱层4形成的超级结结构的漏极侧插入n－漂移层2，n－漂移层的厚度t对于n－漂移层的厚度t与超级结结构的厚度d之和的比(＝t/(t+d))在0.72以下。
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公开(公告)号：CN105990412A
公开(公告)日：2016-10-05
申请号：CN201510553388.2
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/739
Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置在所述第1半导体区域之上；第1导电型的第3半导体区域，设置在所述第2半导体区域之上；层间绝缘膜，设置在所述第2半导体区域之上及所述第3半导体区域之上；第1电极，设置在所述第1半导体区域之下；第2电极，设置在所述层间绝缘膜之上；多个第1接触区域，在所述层间绝缘膜内朝从所述第1电极朝向所述第2电极的第1方向延伸，将所述第3半导体区域与所述第2电极电连接；多个第2接触区域，在所述层间绝缘膜内朝所述第1方向延伸，设置在相邻的所述第1接触区域之间；以及第3电极，介隔第1绝缘膜而设置在所述第2半导体区域。
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