公开(公告)号：CN110036488B

公开(公告)日：2023-10-31

申请号：CN201780075503.7

申请日：2017-12-09

Applicant: 国立大学法人九州工业大学 ,  三菱电机株式会社 ,  株式会社东芝

Inventor： 大村一郎 ,  佐藤克己 ,  末代知子

IPC: H01L29/739 ,  H01L21/336 ,  H01L21/82 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: 本发明的目的在于提供一种高性能且量产性高的绝缘栅双极型晶体管器件等。在绝缘栅双极型晶体管器件中，作为多个沟槽构造，至少具有沟槽栅极、第一虚设沟槽以及第二虚设沟槽，第一虚设沟槽以及第二虚设沟槽是相邻的沟槽构造，沟槽栅极连接于栅极，第一虚设沟槽以及第二虚设沟槽连接于发射极，而没有连接于栅极，第一导电型源极层也形成于第一虚设沟槽以及第二虚设沟槽之间。

公开(公告)号：CN1317771C

公开(公告)日：2007-05-23

申请号：CN200410033529.X

申请日：2004-04-06

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  相田聪

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7397 ,  H01L29/7813

Abstract: 本发明提供一种绝缘栅型半导体器件，其最主要特征在于在功率MOSFET中，可以高速并且抑制开关噪声。例如，在与p基极层(12a)和n+源极层(13a)分别相邻的n-漂移层(11)的表面部分上，成方格状地形成沟槽型结构的栅极电极(24a)。然后，在与该栅极电极(24a)的第1电极部(24a-1)分别交叉的第2电极部(24a-2)所对应的上述n-漂移层(11)的界面上，形成与上述p基极层(12a)连接且有比上述p基极层(12a)低的杂质浓度的p层(14B)的结构。

公开(公告)号：CN1295795C

公开(公告)日：2007-01-17

申请号：CN200410001350.6

申请日：2004-01-06

Applicant: 株式会社东芝

Inventor： 齐藤涉 ,  大村一郎 ,  小仓常雄

IPC: H01L29/00 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/66712 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种使用与现有超级结MOSFET一样的工艺得到更低导通电阻的MOSFET。在由n柱层3和p柱层4形成的超级结结构的漏极侧插入n-漂移层2，n-漂移层的厚度t对于n-漂移层的厚度t与超级结结构的厚度d之和的比(＝t/(t+d))在0.72以下。

公开(公告)号：CN1278412C

公开(公告)日：2006-10-04

申请号：CN02102371.9

申请日：2002-01-23

Applicant: 株式会社东芝

Inventor： 三宅英太郎 ,  远藤佳纪 ,  大村一郎 ,  土门知一

IPC: H01L23/02 ,  H01L23/12 ,  H01L23/48

CPC classification number: H01L23/051 ,  H01L24/90 ,  H01L25/072 ,  H01L2924/01004 ,  H01L2924/01013 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 压触式半导体器件至少具备：在表面一侧具有第1主电极和控制电极，在背面一侧具有第2主电极的多个半导体元件；在表面上边配设多个半导体元件并电连到多个该半导体元件的第2主电极上的第2共用主电源板；配设在多个半导体元件的表面上边并电连到该多个半导体元件的第1主电极上的第1共用主电源板；配设在多个半导体元件之间，至少具备电连到控制电极上的控制信号布线层和电连到第1主电极上的主电流布线层的共用控制信号/主电流板；至少把主电流布线层和第1共用主电源板之间电连起来的导电性连接体；借助于弹力把主电流布线层和导电性连接体之间或者把第1共用主电源板和导电性连接体之间电连起来的导电性弹性体。

公开(公告)号：CN1767211A

公开(公告)日：2006-05-03

申请号：CN200510099510.X

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN1747154A

公开(公告)日：2006-03-15

申请号：CN200510102579.3

申请日：2005-09-12

Applicant: 株式会社东芝

Inventor： 原田享 ,  田窪知章 ,  高桥健司 ,  青木秀夫 ,  沼田英夫 ,  金子尚史 ,  江泽弘和 ,  松尾美惠 ,  池上浩 ,  大村一郎

IPC: H01L23/00 ,  H01L21/00 ,  H01L25/065

CPC classification number: H01L21/6835 ,  H01L21/76898

Abstract: 晶片支持板由紫外线可透过的玻璃或树脂形成为大致圆板状，其外径比要支持的半导体晶片的外径大。在晶片支持板上，与在半导体晶片上形成的多个贯通孔相对应地形成有多个开口。这些开口的开口面积比贯通孔的开口面积更宽广，即，开口直径更大。

公开(公告)号：CN1518123A

公开(公告)日：2004-08-04

申请号：CN200410001350.6

申请日：2004-01-06

Applicant: 株式会社东芝

Inventor： 齐藤涉 ,  大村一郎 ,  小仓常雄

IPC: H01L29/00 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/66712 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种使用与现有超级结MOSFET一样的工艺得到更低导通电阻的MOSFET。在由n柱层3和p柱层4形成的超级结结构的漏极侧插入n－漂移层2，n－漂移层的厚度t对于n－漂移层的厚度t与超级结结构的厚度d之和的比(＝t/(t+d))在0.72以下。

公开(公告)号：CN100388509C

公开(公告)日：2008-05-14

申请号：CN03805205.9

申请日：2003-01-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  大桥弘通

IPC: H01L29/808 ,  H01L29/78 ,  H01L29/861

CPC classification number: H01L29/402 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/41725 ,  H01L29/7787 ,  H01L29/78

Abstract: 一种功率半导体器件包括：非掺杂的GaN沟道层(1)、形成在沟道层(1)上的n型Al0.2Ga0.8N阻挡层(2)、有选择地形成在阻挡层(2)上的p型Al0.1Ga0.9N半导体层(3)、位于半导体层(3)两侧之一上并形成在阻挡层(2)上的漏电极(4)、在至少半导体层(3)和漏电极(4)之间在与半导体层(3)相邻的阻挡层(2)上形成的绝缘膜(7)、和形成在绝缘膜(7)上的场板电极(8)。

公开(公告)号：CN1280914C

公开(公告)日：2006-10-18

申请号：CN03121697.8

申请日：2003-03-18

Applicant: 株式会社东芝

Inventor： 山口正一 ,  齐藤涉 ,  大村一郎 ,  泉泽优

IPC: H01L29/00 ,  H01L29/78 ,  H01L27/02 ,  H01L21/00

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66712 ,  H01L29/7802

Abstract: 本发明提供一种容易实现耐高压且具有高耐压特性和低导通电阻特性的半导体器件。其具有：流过漂移电流的单元区域部分和设置成包围单元区域部分状态的接合终端区域部分；该单元部分具有：n型漏极、与n型漏极连接形成的栅极、与n型漏极连接形成的在导通状态下流过漂移电流且在截止状态下耗尽的n型漂移层、与n漏极和n型漂移层连接形成且在截止状态下耗尽的p型漂移层、与n型漂移层和p型漂移层连接形成的p型基极层、形成在p型基极层的表面部上的n+源极层、绝缘栅极和源极，在该半导体器件中，在接合终端区域部分内设置互相垂直的2个方向中至少在一个方向上形成的第2的n型漂移层和第2的p型漂移层。

公开(公告)号：CN1832172A

公开(公告)日：2006-09-13

申请号：CN200610005191.6

申请日：2003-10-31

Applicant: 株式会社东芝

Inventor： 山口正一 ,  二宫英彰 ,  大村一郎 ,  井上智树

IPC: H01L27/02 ,  H01L29/739

CPC classification number: H01L29/0696 ,  H01L29/0619 ,  H01L29/0839 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/7394 ,  H01L29/7395 ,  H01L29/7397

Abstract: 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。