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公开(公告)号：CN107851658B
公开(公告)日：2022-02-15
申请号：CN201680042949.5
申请日：2016-06-14
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L21/336 , H01L29/788 , H01L27/11521 , H01L27/11524 , H01L27/11531
Abstract: 本发明提供了一种在与具有HKMG逻辑栅的逻辑和高压设备的同一芯片上形成分离栅非易失性存储器单元的方法。所述方法包括在所述芯片的所述存储器区中形成源极区和漏极区、浮栅、控制栅和用于擦除栅和字线栅的多晶硅层。在所述存储区上方形成保护绝缘层，并且HKMG层和多晶硅层形成在所述芯片上、从所述存储区中移除并且在芯片的逻辑区中图案化以形成具有不同数量的下层绝缘的逻辑栅。
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公开(公告)号：CN106415851B
公开(公告)日：2019-08-23
申请号：CN201480074513.5
申请日：2014-12-08
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L29/423 , H01L21/336 , H01L29/788 , H01L27/11521
Abstract: 本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。所述控制栅设置在所述沟道区第二部分上方并且与其绝缘，以便控制其导电性。所述擦除栅至少部分地设置在所述浮栅上方并且与其绝缘。所述一对浮栅之间的所述沟槽的任何部分不含导电元件，除了所述擦除栅的下部部分之外。
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公开(公告)号：CN108140554B
公开(公告)日：2019-06-18
申请号：CN201680059728.9
申请日：2016-09-19
Applicant: 硅存储技术公司
IPC: H01L21/02 , H01L21/8229 , H01L21/8239
Abstract: 本发明公开了一种在具有存储器区域、核心器件区域和HV器件区域的衬底上形成存储器设备的方法。所述方法包括在所有三个区域中形成一对导电层，在所有三个区域中在所述导电层上方形成绝缘层(以保护所述核心器件区域和所述HV器件区域)，以及然后在所述存储器区域中蚀刻穿过所述绝缘层和所述一对导电层以形成存储器叠堆。所述方法还包括在所述存储器叠堆上方形成绝缘层(以保护所述存储器区域)，移除所述核心器件区域和所述HV器件区域中的所述一对导电层，以及在所述核心器件区域和所述HV器件区域中形成导电栅极，所述导电栅极设置在所述衬底上方并且与其绝缘。
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公开(公告)号：CN105453271A
公开(公告)日：2016-03-30
申请号：CN201480042961.7
申请日：2014-07-01
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L21/28 , H01L29/66 , H01L29/78 , H01L27/115
CPC classification number: H01L27/11521 , H01L21/28273 , H01L21/823425 , H01L29/1608 , H01L29/42328 , H01L29/66825
Abstract: 本发明公开了一种存储器装置，所述存储器装置具有一对导电浮栅，所述导电浮栅具有彼此面对的内侧壁，并且设置在第一导电类型的衬底上面并与其绝缘。一对间隔开的导电控制栅，所述导电控制栅各自设置在所述浮栅中的一个上面并与其绝缘，并且各自包括彼此面对的内侧壁。一对绝缘材料的第一间隔物，所述第一间隔物沿着控制栅内侧壁并且在所述浮栅上面延伸。所述浮栅内侧壁与所述第一间隔物的侧表面对准。一对绝缘材料的第二间隔物各自沿着所述第一间隔物中的一个并且沿着所述浮栅内侧壁中的一个延伸。形成到所述衬底中的沟槽，所述沟槽具有与所述第二间隔物的侧表面对准的侧壁。设置在所述沟槽中的硅碳。注入到所述硅碳中的材料，所述材料形成具有第二导电类型的第一区域。
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公开(公告)号：CN104246985A
公开(公告)日：2014-12-24
申请号：CN201380022225.0
申请日：2013-02-01
Applicant: 硅存储技术公司
Inventor： W.托伦 , X.刘 , G.梅茨格尔-布吕克尔 , N.杜 , S.维格 , N.米里迪 , C.苏 , C.伯纳迪 , L.奎瓦斯 , F.居约 , Y.陈 , H.奧马尼 , M.塔达约尼
IPC: H01L21/28
CPC classification number: H01L29/66545 , H01L21/28273 , H01L21/28282 , H01L21/76283 , H01L27/11521 , H01L27/11568
Abstract: 一种用于非易失性存储器阵列的叠层栅结构具有半导体衬底，所述半导体衬底具有多个基本上平行的间隔开的有源区。叠层栅结构在有源区上方形成，并且每一个包括：在每个叠层栅结构之间的在垂直于第一方向的第二方向上的第一绝缘材料，在所述有源区上方的第二绝缘材料，在所述第二绝缘材料上方的电荷维持栅极，在所述电荷维持栅极上方的第三绝缘材料，在所述第三绝缘材料上方的控制栅极的第一部分，所述控制栅极的第二部分在所述控制栅极的所述第一部分的顶部表面上方以及在与之相邻并沿所述第二方向延伸的所述第一绝缘材料的顶部表面上方，并且第四绝缘材料在所述控制栅极的所述第二部分上方。
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Patent Agency Ranking
公开(公告)号：CN107251199B
公开(公告)日：2020-10-30
申请号：CN201680006721.0
申请日：2016-01-19
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11519 , H01L27/11546 , H01L29/423 , H01L29/66
Abstract: 本发明公开了一种在具有存储器区域、LV区域和HV区域的衬底上形成存储器设备的方法，该方法包括在存储器区域中形成数对间隔开的存储器叠堆；在衬底上方形成与衬底绝缘的第一导电层；在第一导电层上形成第一绝缘层并从存储器区域和HV区域去除第一绝缘层；执行导电材料沉积以加厚存储器区域和HV区域中的第一导电层，并在LV区域中的第一绝缘层上形成第二导电层；执行蚀刻以减薄存储器区域和HV区域中的第一导电层，并去除LV区域中的第二导电层；从LV区域去除第一绝缘层；以及对第一导电层进行图案化以在存储器区域、LV区域和HV区域中形成第一导电层的区块。
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公开(公告)号：CN108140554A
公开(公告)日：2018-06-08
申请号：CN201680059728.9
申请日：2016-09-19
Applicant: 硅存储技术公司
IPC: H01L21/02 , H01L21/8229 , H01L21/8239
Abstract: 本发明公开了一种在具有存储器区域、核心器件区域和HV器件区域的衬底上形成存储器设备的方法。所述方法包括在所有三个区域中形成一对导电层，在所有三个区域中在所述导电层上方形成绝缘层(以保护所述核心器件区域和所述HV器件区域)，以及然后在所述存储器区域中蚀刻穿过所述绝缘层和所述一对导电层以形成存储器叠堆。所述方法还包括在所述存储器叠堆上方形成绝缘层(以保护所述存储器区域)，移除所述核心器件区域和所述HV器件区域中的所述一对导电层，以及在所述核心器件区域和所述HV器件区域中形成导电栅极，所述导电栅极设置在所述衬底上方并且与其绝缘。
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公开(公告)号：CN107851658A
公开(公告)日：2018-03-27
申请号：CN201680042949.5
申请日：2016-06-14
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L21/336 , H01L29/788 , H01L27/11521 , H01L27/11524 , H01L27/11531
CPC classification number: H01L27/11531 , H01L27/11521 , H01L27/11524 , H01L29/42328 , H01L29/66484 , H01L29/66825 , H01L29/7881
Abstract: 本发明提供了一种在与具有HKMG逻辑栅的逻辑和高压设备的同一芯片上形成分离栅非易失性存储器单元的方法。所述方法包括在所述芯片的所述存储器区中形成源极区和漏极区、浮栅、控制栅和用于擦除栅和字线栅的多晶硅层。在所述存储区上方形成保护绝缘层，并且HKMG层和多晶硅层形成在所述芯片上、从所述存储区中移除并且在芯片的逻辑区中图案化以形成具有不同数量的下层绝缘的逻辑栅。
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公开(公告)号：CN107251199A
公开(公告)日：2017-10-13
申请号：CN201680006721.0
申请日：2016-01-19
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11519 , H01L27/11546 , H01L29/423 , H01L29/66
Abstract: 本发明公开了一种在具有存储器区域、LV区域和HV区域的衬底上形成存储器设备的方法，该方法包括在存储器区域中形成数对间隔开的存储器叠堆；在衬底上方形成与衬底绝缘的第一导电层；在第一导电层上形成第一绝缘层并从存储器区域和HV区域去除第一绝缘层；执行导电材料沉积以加厚存储器区域和HV区域中的第一导电层，并在LV区域中的第一绝缘层上形成第二导电层；执行蚀刻以减薄存储器区域和HV区域中的第一导电层，并去除LV区域中的第二导电层；从LV区域去除第一绝缘层；以及对第一导电层进行图案化以在存储器区域、LV区域和HV区域中形成第一导电层的区块。
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公开(公告)号：CN107112355B
公开(公告)日：2020-08-07
申请号：CN201580072463.1
申请日：2015-12-08
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L21/336 , H01L29/788 , H01L27/11524
Abstract: 本发明公开了一种非易失性存储器单元，该非易失性存储器单元包括第一导电类型的衬底，该第一导电类型的衬底具有第二导电类型的第一区域、该述第二导电类型的与该第一区域间隔开的第二区域，在第一区域和第二区域之间形成沟道区域。浮栅被设置在与第一区域相邻的沟道区域的第一部分上方并与其绝缘。选择栅被设置在与第二区域相邻的沟道区域的第二部分上方，该选择栅由金属材料形成并且通过二氧化硅层和高K绝缘材料层而与沟道区域的第二部分绝缘。控制栅被设置在浮栅上方并与其绝缘。擦除栅被设置在第一区域上方并与其绝缘，并且被设置成与所述浮栅横向相邻并与其绝缘。
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