公开(公告)号：CN112910455B

公开(公告)日：2024-04-12

申请号：CN202010870918.7

申请日：2020-08-26

Applicant: 铠侠股份有限公司

Inventor： 萩原洋介 ,  山本健介 ,  日冈健 ,  井上谕

IPC: H03K19/0185 ,  G11C11/40

Abstract: 实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。

公开(公告)号：CN113658621B

公开(公告)日：2024-04-12

申请号：CN202110074377.1

申请日：2021-01-20

Applicant: 铠侠股份有限公司

Inventor： 清水优 ,  井上谕 ,  藤沢公 ,  高田由美

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明的一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。

公开(公告)号：CN111354405B

公开(公告)日：2023-11-03

申请号：CN201910554473.9

申请日：2019-06-25

Applicant: 铠侠股份有限公司

Inventor： 白石圭 ,  小柳胜 ,  伊东干彦 ,  高田由美 ,  平嶋康伯 ,  井上谕 ,  山本健介 ,  尾崎正一 ,  涌井太一 ,  渡边郁弥

IPC: G11C16/10 ,  G11C16/08 ,  G11C16/28

Abstract: 实施方式提供一种能够提高高速动作时的可靠性的半导体存储装置。一实施方式的半导体存储装置具备差动波形成形电路，该差动波形成形电路具备第1波形成形部及第2波形成形部，所述第1波形成形部由第1放大器、第1反相器、及将利用第1反相器获得的反转信号再次反转而输出第1输出信号的第2反相器所构成，所述第2波形成形部由第3反相器、第2放大器、及将第2放大器的输出信号的相位反转而输出第2输出信号的第4反相器串联连接而构成，所述差动波形成形电路将波形中具有由放大时的上升的延迟引起的倾斜的第1输出信号与波形中具有由放大时的下降的延迟引起的倾斜的第2输出信号平均化，将上升与下降的波形波形成形为相同。

公开(公告)号：CN113658621A

公开(公告)日：2021-11-16

申请号：CN202110074377.1

申请日：2021-01-20

Applicant: 铠侠股份有限公司

Inventor： 清水优 ,  井上谕 ,  藤沢公 ,  高田由美

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明的一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。

公开(公告)号：CN112910455A

公开(公告)日：2021-06-04

申请号：CN202010870918.7

申请日：2020-08-26

Applicant: 铠侠股份有限公司

Inventor： 萩原洋介 ,  山本健介 ,  日冈健 ,  井上谕

IPC: H03K19/0185 ,  G11C11/40

Abstract: 实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。