公开(公告)号：CN118695608A

公开(公告)日：2024-09-24

申请号：CN202410196036.5

申请日：2024-02-22

Applicant: 铠侠股份有限公司

Inventor： 柳平康辅 ,  细村嘉一 ,  尾崎正一

IPC: H10B43/35 ,  H10B43/40 ,  G06F13/16 ,  G11C16/34 ,  G11C16/10 ,  G11C16/08

Abstract: 本发明提供一种能抑制噪声传播的半导体存储器。一个实施方式的半导体存储器(30)含有包含衬底(201)的第1芯片(200)、及在第1面与第1芯片贴合的第2芯片(100)。第2芯片具有包含存储单元阵列及第1屏蔽线(SHL)的第1区域、与包含第2屏蔽线(SHL)且与第1区域不同的第2区域。第1屏蔽线设置在第1面与存储单元阵列之间。第2屏蔽线设置在与第1屏蔽线相同的层(M1)，不与第1屏蔽线电连接。

公开(公告)号：CN111354405B

公开(公告)日：2023-11-03

申请号：CN201910554473.9

申请日：2019-06-25

Applicant: 铠侠股份有限公司

Inventor： 白石圭 ,  小柳胜 ,  伊东干彦 ,  高田由美 ,  平嶋康伯 ,  井上谕 ,  山本健介 ,  尾崎正一 ,  涌井太一 ,  渡边郁弥

IPC: G11C16/10 ,  G11C16/08 ,  G11C16/28

Abstract: 实施方式提供一种能够提高高速动作时的可靠性的半导体存储装置。一实施方式的半导体存储装置具备差动波形成形电路，该差动波形成形电路具备第1波形成形部及第2波形成形部，所述第1波形成形部由第1放大器、第1反相器、及将利用第1反相器获得的反转信号再次反转而输出第1输出信号的第2反相器所构成，所述第2波形成形部由第3反相器、第2放大器、及将第2放大器的输出信号的相位反转而输出第2输出信号的第4反相器串联连接而构成，所述差动波形成形电路将波形中具有由放大时的上升的延迟引起的倾斜的第1输出信号与波形中具有由放大时的下降的延迟引起的倾斜的第2输出信号平均化，将上升与下降的波形波形成形为相同。

公开(公告)号：CN110931066B

公开(公告)日：2023-10-27

申请号：CN201811552726.0

申请日：2018-12-19

Applicant: 铠侠股份有限公司

Inventor： 山本健介 ,  柳平康辅 ,  渡边郁弥 ,  尾崎正一

IPC: G11C11/40 ,  G11C11/409

Abstract: 本实施方式提供一种可抑制训练结果的设定所需的时间增加的非易失性存储器及存储系统。实施方式的非易失性存储器具备：存储单元阵列，包含第1存储区域及第2存储区域；输入输出电路，构成为可与存储器控制器通信；及控制电路。所述控制电路构成为，从所述存储器控制器收到第1指令时，执行与所述输入输出电路相关的第1训练动作，从所述存储器控制器收到第2指令时，将所述第1训练动作的第1结果存储到所述第1存储区域。

公开(公告)号：CN110085274B

公开(公告)日：2023-08-18

申请号：CN201810887364.4

申请日：2018-08-06

Applicant: 铠侠股份有限公司

Inventor： 山本健介 ,  渡边郁弥 ,  尾崎正一

IPC: G11C16/26 ,  G11C16/24

Abstract: 本发明的实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。一实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作是对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

公开(公告)号：CN111354404B

公开(公告)日：2023-04-14

申请号：CN201910680408.0

申请日：2019-07-26

Applicant: 铠侠股份有限公司

Inventor： 久保田贤郎 ,  尾崎正一 ,  末松靖弘

IPC: G11C16/08 ,  G11C29/42 ,  G06F13/16 ,  G06F13/40

Abstract: 实施方式的半导体存储装置具备存储单元阵列、被输入数据的焊盘、连接于焊盘的ODT电路、驱动ODT电路的ODT驱动器、及向ODT驱动器供给使能信号和电阻值控制信号的控制电路。焊盘配置于存储单元阵列与半导体存储装置的第1端边之间，ODT电路配置于焊盘与第1端边之间，ODT驱动器配置于ODT电路与第1端边之间。在ODT驱动器与第1端边之间，配置有传递电阻值控制信号的ODT控制信号线、和传递使能信号的ODT使能信号线。