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公开(公告)号：CN109643574B
公开(公告)日：2023-08-15
申请号：CN201780053495.6
申请日：2017-09-21
Applicant: 英特尔公司
Abstract: 在一个实施例中，一种设备包括存储装置，该存储装置包括NAND闪存存储器阵列，该存储装置用于：在第一编程遍期间，将NAND闪存存储器阵列的第一字线的多个单元编程为存储数据的第一页面；在完成要在第二编程遍期间编程到所述多个单元的数据的第二页面的加载之前，启动对数据的第一页面的读取；以及在第二编程遍期间，将NAND闪存存储器阵列的第一字线的多个单元编程为存储数据的第一页面和数据的第二页面。
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公开(公告)号：CN114930534A
公开(公告)日：2022-08-19
申请号：CN202080092405.6
申请日：2020-02-07
Applicant: 英特尔公司
IPC: H01L27/11556
Abstract: 公开了一种包括变化宽度沟道(110a)的存储器阵列(100)。阵列(100)包括多条WL(106)，多条WL(106)在层上方，其中，层可以是存储器阵列(100)的选择栅极源极SGS(116)或用于将阵列(100)的第一层面(102a)与阵列(100)的第二层面(102b)隔离的隔离层(130a)。沟道(110a)延伸穿过多条字线(106)并且至少部分地穿过该层。沟道(110a)包括第一区域(113na、113nb)和第二区域(111wa、111wb)。沟道(110a)的第一区域(113na、113nb)具有与沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)相差至少1nm的第一宽度(D2)。第一区域(113na、113nb)延伸穿过多条字线(106)，并且第二区域(111wa、111wb)延伸穿过多条字线(106)下面的层的至少一部分。第一宽度(D2)比沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)小至少1nm。
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公开(公告)号：CN114600243A
公开(公告)日：2022-06-07
申请号：CN201980101769.3
申请日：2019-12-12
Applicant: 英特尔公司
IPC: H01L27/11582
Abstract: 具有三维(3D)阶梯存储器堆叠的存储器设备包括邻近半隔离连接器的虚设连接器。存储器设备包括堆叠在3D阶梯堆叠中的多条字线，包括在阶梯的区域的边缘处的字线。存储器设备包括垂直连接器，这些垂直连接器穿过3D阶梯堆叠上的隔离层来将字线与访问层中的导电线相连接。阶梯的区域的边缘处的字线具有垂直连接器，该垂直连接器在一侧将与一连接器相邻，在另一侧则不会。存储器设备包括在边缘上的字线的垂直连接器的边缘侧的至少一个虚设垂直连接器，其中虚设垂直连接器不将3D阶梯堆叠的字线电连接到访问层中的导电线。
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Patent Agency Ranking
公开(公告)号：CN113204313A
公开(公告)日：2021-08-03
申请号：CN202010972881.9
申请日：2020-09-16
Applicant: 英特尔公司
Inventor： A·S·马德拉斯瓦拉 , K·H·加斯基 , S·穆努库特拉 , T·万库 , H·金
IPC: G06F3/06
Abstract: 本公开的实施例针对用于存储器装置的技术和配置，该存储器装置被配置有包括段的序列的擦除命令。在一个实施例中，存储器装置被配置为响应于由主机提供的请求而生成擦除命令，以擦除存储在存储器设备中的数据的至少一部分。擦除命令包括擦除段的序列，这些擦除段提供擦除电压以用于擦除存储在存储器装置中的数据的部分。存储器装置被配置为在序列中的至少两个相邻的擦除段之间的时间段期间，准予对存储器装置的存取，以用于对由主机发起的存储器存取请求提供服务。可以描述和/或要求保护其他实施例。
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公开(公告)号：CN112864161A
公开(公告)日：2021-05-28
申请号：CN202011012817.2
申请日：2020-09-23
Applicant: 英特尔公司
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L27/115
Abstract: 公开了一种包括集成字线(WL)触点结构的存储器阵列。存储器阵列包括多个WL，多个WL至少包括第一WL和第二WL。集成WL触点结构包括分别用于第一WL和第二WL的第一WL触点和第二WL触点。第二WL触点延伸穿过第一WL触点。例如，第二WL触点嵌套在第一WL触点内。中间隔离材料将第二WL触点与第一WL触点隔离。在示例中，第二WL触点延伸穿过第一WL中的孔以到达第二WL。隔离材料将第二WL触点与第一WL中的孔的侧壁隔离。
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公开(公告)号：CN112466373A
公开(公告)日：2021-03-09
申请号：CN202010592727.9
申请日：2020-06-24
Applicant: 英特尔公司
Abstract: 本文的示例涉及在施加编程或擦除电压之前确定存储器区域中的有缺陷的位线的数量。如果使用在编程或擦除验证操作期间通过的位线的阈值数量来判断编程或擦除操作是通过还是失败，则可以使用所确定的有缺陷的位线的数量调节所确定的通过还是失败的数量。在一些情况下，本文描述的示例可以避免使用额外的位线和查找表电路在有缺陷的位线处使用，并且节省硅空间和与使用额外的位线相关联的成本。在一些示例中，可以通过考虑有缺陷的位线的数量来确定编程电压信号的起始幅值。在一些示例中，可以使用开路或短接的位线的识别来结合执行软位读取校正将涉及那些开路或短接的位线的读取操作识别为弱。
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公开(公告)号：CN107368386B
公开(公告)日：2021-03-09
申请号：CN201710550571.6
申请日：2012-03-29
Applicant: 英特尔公司
Inventor： M.高曼 , W.D.特兰 , A.S.马德拉斯瓦拉 , 朴成浩
Abstract: 一种设备可包括将从非易失性存储器检索数据的控制器以及可在控制器上操作以在包括许多感测条件的第一组感测条件下读取非易失性存储器的存储器存储单元的纠错模块。该纠错模块进一步可操作用于设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。公开了其他实施例并要求保护。
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公开(公告)号：CN105993074B
公开(公告)日：2020-02-11
申请号：CN201580009457.1
申请日：2015-03-02
Applicant: 英特尔公司
IPC: H01L27/11524 , H01L27/1157
Abstract: 一种中空沟道存储器设备包括源层、形成在源层上的第一中空沟道柱结构以及形成在第一中空沟道柱结构上的第二中空沟道柱结构。第一中空沟道柱结构包括第一薄沟道，并且第二中空沟道柱结构包括与第一薄沟道接触的第二薄沟道。在一个示例性实施例中，第一薄沟道包括第一掺杂水平；并且第二薄沟道包括不同于第一掺杂水平的第二掺杂水平。在另一示例性实施例中，第一和第二掺杂水平相同。
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