公开(公告)号：WO2014092224A1

公开(公告)日：2014-06-19

申请号：PCT/KR2012/010972

申请日：2012-12-15

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  최성진

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/1023 ,  H01L27/10802 ,  H01L29/8615

Abstract: 본 발명의 실시 예는 비대칭 2-단자 바이리스터 소자와 그 제작 방법에 관한 것이다. 실시 예에 따른 비대칭 2-단자 바이리스터 소자는, 기판; 상기 기판 상에 형성된 제1반도체 층; 상기 제1반도체 층 상에 형성된 제2반도체 층; 상기 제2반도체 층 상에 형성된 제3반도체 층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및 상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고, 상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 크다.

Abstract translation: 本发明的一个实施例涉及一种不对称的2端子半导体元件及其制造方法。 根据实施例的非对称2端子半导体元件包括：基板; 形成在所述基板上的第一半导体层; 形成在所述第一半导体层上的第二半导体层; 形成在所述第二半导体层上的第三半导体层; 电连接到第一半导体层的第一导电层; 和与第三半导体层电连接的第二导电层，其中第二半导体层具有第一杂质区和第二杂质区，第一杂质区的浓度大于第二杂质区的浓度。

公开(公告)号：KR101678619B1

公开(公告)日：2016-11-22

申请号：KR1020150059010

申请日：2015-04-27

Applicant: 한국과학기술원

Inventor： 최양규 ,  박준영 ,  문동일

IPC: G06F21/81 ,  G06F21/70

CPC classification number: H04L63/0209 ,  G06F21/74 ,  G06F21/75 ,  G09C1/00 ,  H01L23/57 ,  H01L29/78 ,  H04L9/3278 ,  H04L63/105 ,  H04L63/1408

Abstract: 하드웨어기반의선택적보안장치및 이를이용한보안방법이개시된다. 본발명에따른보안장치는, 소스전극, 드레인전극및 적어도두 개의전극으로구성된게이트전극을구비하는트랜지스터및 게이트전극에인가되는전압의크기를조절함으로써, 1단계보안상태또는 2단계보안상태를선택적으로설정하는컨트롤러를포함한다. 본발명에의하면, 기존의하드웨어보안방식에서요구되는별도의칩을위한추가공간이필요없기때문에공간의용이성과경제성을지닌, 복구가능한하드웨어기반의보안이가능해진다. 또한, 복구가능한보안상태와복구불가능한보안상태를선택적으로적용함으로써, 하드웨어기반의강화된보안방식을구현할수 있다.

Abstract translation: 公开了一种基于硬件的选择性安全装置和使用其的安全方法。 根据本发明实施例的安全装置包括：晶体管，包括源电极，漏电极和由至少两个电极组成的栅电极; 以及控制器，其通过控制施加到栅电极的电压的大小来选择性地设置安全级别1或安全级别2。 根据本发明，由于不需要通过现有的基于硬件的安全方法所需的单独的芯片的额外空间，因此可以获得可有效利用空间并具有经济效率的可恢复的基于硬件的安全方法。 此外，可选择地应用可恢复的安全级别和不可恢复的安全级别，使得可以实现增强的基于硬件的安全方法。

公开(公告)号：KR101731183B1

公开(公告)日：2017-04-28

申请号：KR1020150149202

申请日：2015-10-27

Applicant: 한국과학기술원

Inventor： 최양규 ,  안대철 ,  허재 ,  박준영 ,  문동일

IPC: H01L27/115 ,  H01L27/095 ,  H01L29/08

Abstract: 빠른메모리동작속도와더불어자가치유를하는메모리소자의구조및 구동방법에관한것이다. 메모리소자에있어서, 기판; 부유게이트; 상기기판의양단의소정영역에소스및 드레인; 상기소스및 드레인사이에형성되는채널영역; 상기채널영역의기판과부유게이트사이에형성된터널링절연막; 및상기메모리소자의지우기동작구간에서상기부유게이트에존재하는전자가방출되도록상기부유게이트를가열하기위한가열구조를포함할수 있다.

公开(公告)号：KR101064229B1

公开(公告)日：2011-09-14

申请号：KR1020090041183

申请日：2009-05-12

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  한진우 ,  최성진

IPC: H01L27/108 ,  H01L27/10

Abstract: 본 발명은 반도체 메모리 소자 등에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터리스 디램 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 커패시터리스 디램은 일함수가 큰 게이트 전극을 이용한다. 이를 통해 낮은 전압으로 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage)를 발생시켜 메모리의 상태를 구분한다. 낮은 전압 구동을 통해 전력 소모를 줄일 수 있을 뿐만 아니라 상태 검출 여유 또한 증가한다.
커패시터리스 디램(Capacitorless 1-T DRAM), 큰 일함수 게이트, 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage), 핀(fin) 구조 부유 바디

公开(公告)号：KR1020160103607A

公开(公告)日：2016-09-02

申请号：KR1020150026013

申请日：2015-02-24

Applicant: 한국과학기술원 ,  울산과학기술원

Inventor： 최양규 ,  김경록 ,  전창훈 ,  문동일

IPC: H01L29/06 ,  H01L21/768 ,  H01L29/417 ,  H01L29/41

CPC classification number: H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/4238 ,  H01L29/42392 ,  H01L29/0669 ,  H01L21/76826 ,  H01L29/413 ,  H01L29/41725

Abstract: 트랜지스터성능향상방법이개시된다. 본발명에따른트랜지스터성능향상방법은, 기판상에나노와이어를형성하는나노와이어형성단계, 나노와이어가휘어지도록, 나노와이어에스트레인을인가하는스트레인인가단계, 소스전극, 드레인전극및 게이트전극을형성하는전극형성단계, 스트레인인가단계에의해휘어진나노와이어, 전극형성단계에서형성된소스전극, 드레인전극및 게이트전극을포함하는트랜지스터를제조하는제조단계를포함한다. 상기구성에의하여, 더욱용이하게테라헤르츠대역에서동작하는실리콘소자를제작할수 있고, 플라즈마파트랜지스터로서의동작여부를평가할수 있게된다.

Abstract translation: 公开了一种提高等离子体波晶体管的性能的方法。 根据本发明的提高晶体管的性能的方法包括：在衬底上形成纳米线的纳米线形成步骤; 将应变施加到纳米线以使纳米线弯曲的应变施加步骤; 形成源电极，漏电极和栅电极的电极形成步骤; 以及制造包括通过应变施加步骤弯曲的纳米线的晶体管的制造步骤以及在电极形成步骤中形成的源电极，漏电极和栅电极。 根据本发明，提高等离子体波晶体管的性能的方法可以更容易地制造在太赫兹波段工作的硅树脂元件，并评估晶体管是否作为等离子体波晶体管工作。

公开(公告)号：KR101069559B1

公开(公告)日：2011-10-05

申请号：KR1020100106693

申请日：2010-10-29

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  최성진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28052 ,  H01L27/11521 ,  H01L29/513 ,  H01L29/517

Abstract: 본 발명의 커패시터리스 디램 소자는 절연층이 형성된 기판; 상기 절연층 위에 형성된 부유바디; 상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인; 상기 부유바디 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며, 상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거된다.

公开(公告)号：KR1020100122243A

公开(公告)日：2010-11-22

申请号：KR1020090041183

申请日：2009-05-12

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  한진우 ,  최성진

IPC: H01L27/108 ,  H01L27/10

CPC classification number: H01L27/10802 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/7841

Abstract: PURPOSE: A capacitor-less dynamic-random-access-memory is provided to divide the state of the memory by generating a gate induced drain leakage current using a low voltage. CONSTITUTION: A hole barrier material is formed on a substrate(100). The hole barrier material is composed of buried oxide, buried n-type well, buried Si:C, or buried Si:Ge. A floating body(120) is formed on the hole barrier material. A source(130) and a drain(140) are formed on the right side and the left side of the floating body. A gate structure is formed on the surface of the floating body.

Abstract translation: 目的：提供无电容动态随机存取存储器，以通过使用低电压产生栅感应漏极漏电流来分割存储器的状态。 构成：在基板（100）上形成孔阻挡材料。 空穴阻挡材料由掩埋氧化物，埋入n型阱，埋入Si：C或埋入Si：Ge组成。 在空穴阻挡材料上形成浮体（120）。 在浮体的右侧和左侧形成有源极（130）和漏极（140）。 在浮体的表面上形成栅极结构。

公开(公告)号：KR101783403B1

公开(公告)日：2017-10-10

申请号：KR1020150064589

申请日：2015-05-08

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  정의식 ,  허재

IPC: H01L29/06 ,  H01L21/02 ,  H01L21/304 ,  H01L21/324

Abstract: 수직적층형나노와이어형성방법및 트랜지스터제조방법이개시된다. 본발명에따른나노와이어형성방법은, 기판에하드마스크를증착하는단계, 상기하드마스크의적어도일부를식각하는단계, 이방성식각을통하여상기기판에나노와이어를패터닝하는단계, 상기기판에보호막을형성하는단계및 등방성식각을통하여상기기판에나노와이어를형성하는단계를포함한다. 이에의하여, 나노와이어의단면크기를용이하게제어할수 있고, 다수의나노와이어가적층된채널구조에서전면게이트전극을형성할수 있으며, 수직적층형나노와이어를포함하는소스와드레인접합이없는트랜지스터를제조할수 있다.

公开(公告)号：KR1020160131677A

公开(公告)日：2016-11-16

申请号：KR1020150064589

申请日：2015-05-08

Applicant: 한국과학기술원

Inventor： 최양규 ,  문동일 ,  정의식 ,  허재

IPC: H01L29/06 ,  H01L21/02 ,  H01L21/304 ,  H01L21/324

Abstract: 수직적층형나노와이어형성방법및 트랜지스터제조방법이개시된다. 본발명에따른나노와이어형성방법은, 기판에하드마스크를증착하는단계, 상기하드마스크의적어도일부를식각하는단계, 이방성식각을통하여상기기판에나노와이어를패터닝하는단계, 상기기판에보호막을형성하는단계및 등방성식각을통하여상기기판에나노와이어를형성하는단계를포함한다. 이에의하여, 나노와이어의단면크기를용이하게제어할수 있고, 다수의나노와이어가적층된채널구조에서전면게이트전극을형성할수 있으며, 수직적층형나노와이어를포함하는소스와드레인접합이없는트랜지스터를제조할수 있다.

公开(公告)号：KR1020160127508A

公开(公告)日：2016-11-04

申请号：KR1020150059010

申请日：2015-04-27

Applicant: 한국과학기술원

Inventor： 최양규 ,  박준영 ,  문동일

IPC: G06F21/81 ,  G06F21/70

CPC classification number: H04L63/0209 ,  G06F21/74 ,  G06F21/75 ,  G09C1/00 ,  H01L23/57 ,  H01L29/78 ,  H04L9/3278 ,  H04L63/105 ,  H04L63/1408

Abstract: 하드웨어기반의선택적보안장치및 이를이용한보안방법이개시된다. 본발명에따른보안장치는, 소스전극, 드레인전극및 적어도두 개의전극으로구성된게이트전극을구비하는트랜지스터및 게이트전극에인가되는전압의크기를조절함으로써, 1단계보안상태또는 2단계보안상태를선택적으로설정하는컨트롤러를포함한다. 본발명에의하면, 기존의하드웨어보안방식에서요구되는별도의칩을위한추가공간이필요없기때문에공간의용이성과경제성을지닌, 복구가능한하드웨어기반의보안이가능해진다. 또한, 복구가능한보안상태와복구불가능한보안상태를선택적으로적용함으로써, 하드웨어기반의강화된보안방식을구현할수 있다.

Abstract translation: 公开了一种基于硬件的选择性安全设备及使用该设备的安全方法。 根据本发明的安全装置控制施加到晶体管和包括由源电极，漏电极和至少两个电极组成的栅电极的栅电极的电压的大小，使得一级安全状态或两级安全状态， 如图所示。 根据本发明，在传统的硬件安全方法中不需要额外的空间用于单独的芯片，因此可以实现具有空间和经济性的可恢复的基于硬件的安全性。 另外，可以通过选择性地应用可恢复的安全状态和不可恢复的安全状态来实现基于硬件的增强安全方案。