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公开(公告)号：WO2020040510A1
公开(公告)日：2020-02-27
申请号：PCT/KR2019/010523
申请日：2019-08-20
Applicant: 한국과학기술원
IPC: H01L27/108 , H01L21/3205 , H01L29/861 , H01L29/66 , H01L21/02
Abstract: 폴리 실리콘 이미터 층이 삽입된 2-단자 바이리스터 및 그 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 2-단자 바이리스터 제조 방법은 기판 상에 제1 타입의 제1 반도체 층을 형성하는 단계; 상기 제1 반도체 층 상부에 제2 타입의 제2 반도체 층을 형성하는 단계; 상기 제2 반도체 층 상부에 제1 타입의 제3 반도체 층을 형성하는 단계; 및 상기 제3 반도체 층 상부에 제1 타입의 폴리 실리콘 층을 형성하는 단계를 포함한다.
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公开(公告)号：KR1020150031900A
公开(公告)日：2015-03-25
申请号：KR1020130111686
申请日：2013-09-17
Applicant: 한국과학기술원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0611 , H01L29/0661 , H01L29/772 , H01L29/7802
Abstract: 본 발명의 실시 형태는 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 실시 형태에 따른 전계효과 트랜지스터는, 기판; 상기 기판 상에 배치된 절연층; 상기 절연층 상에 배치되는 전극; 상기 기판의 일측에 배치되고, 상기 기판과 에너지 밴드(energy band) 구조가 다른 제1 반도체 층; 및 상기 기판의 타측에 배치되고, 상기 기판과 에너지 밴드 구조가 다른 제2 반도체 층; 을 포함하고, 상기 기판의 에너지 밴드 갭(energy band gap)은 상기 제1 반도체 층 및 상기 제2 반도체 층의 에너지 밴드 갭보다 크다.Abstract translation: 本发明的实施例涉及一种场效应晶体管及其制造方法。 根据本发明实施例的场效应晶体管包括：衬底，布置在衬底上的绝缘层，布置在绝缘层上的电极，布置在衬底的一侧上的第一半导体层 并且具有与基板的能带结构不同的能带结构，布置在基板的另一侧并且具有与基板的能带结构不同的能带结构的第二半导体层。 衬底的能带隙大于第一和第二半导体层的能带隙。
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公开(公告)号：KR102027545B1
公开(公告)日：2019-10-01
申请号：KR1020170154949
申请日：2017-11-20
Applicant: 한국과학기술원
IPC: H01L27/08 , H01L29/868 , H01L27/102
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公开(公告)号：KR101765512B1
公开(公告)日：2017-08-08
申请号：KR1020160013279
申请日：2016-02-03
Applicant: 한국과학기술원
IPC: H01Q1/36 , H01Q21/00 , H01Q21/06 , H01L29/861
Abstract: 본발명에따른플라즈마안테나는, PIN 다이오드구조를가지는플라즈마안테나로서, 비도핑기판; 기판상에형성된 P형영역, N형영역및 그사이에위치한비도핑영역에의하여형성된복수의 PIN 다이오드; P형영역및 N형영역상부에형성된복수의연결선; 복수의 PIN 다이오드간의누설전류를차단하는절연영역; 및복수의연결선중 P형영역으로만이루어진영역또는 N형영역으로만이루어진영역상부에형성된연결선에구비되는패드;를포함하고, P형영역으로만이루어진영역상부의연결선에형성된패드는전압원에연결되고, N형영역으로만이루어진영역상부의연결선에형성된패드는그라운드(GND)에연결된다.
Abstract translation: 根据本发明的等离子体天线是具有PIN二极管结构的等离子体天线，包括：非掺杂基板; 由形成在衬底上的P型区域，位于其间的N型区域和非掺杂区域形成的多个PIN二极管; 形成在P型区域和N型区域上的多条连接线; 隔离区，用于阻止多个PIN二极管之间的漏电流; 和设置在形成于一个区域所作的多条连接线的P型区域euroman的包含区域或N型区域euroman以上的连接线的焊盘;垫包括，和形成在该区域的连接线，上部由euroman P型区域被连接到一个电压源，N 形成在仅由裸片区域构成的区域上方的连接线上的焊盘连接到地（GND）。
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Patent Agency Ranking
公开(公告)号：KR101731183B1
公开(公告)日：2017-04-28
申请号：KR1020150149202
申请日：2015-10-27
Applicant: 한국과학기술원
IPC: H01L27/115 , H01L27/095 , H01L29/08
Abstract: 빠른메모리동작속도와더불어자가치유를하는메모리소자의구조및 구동방법에관한것이다. 메모리소자에있어서, 기판; 부유게이트; 상기기판의양단의소정영역에소스및 드레인; 상기소스및 드레인사이에형성되는채널영역; 상기채널영역의기판과부유게이트사이에형성된터널링절연막; 및상기메모리소자의지우기동작구간에서상기부유게이트에존재하는전자가방출되도록상기부유게이트를가열하기위한가열구조를포함할수 있다.
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公开(公告)号：KR102220032B1
公开(公告)日：2021-02-25
申请号：KR1020190101115
申请日：2019-08-19
Applicant: 한국과학기술원
IPC: H01L27/108 , H01L21/3205 , H01L29/861 , H01L29/66 , H01L21/02
Abstract: 폴리실리콘이미터층이삽입된 2-단자바이리스터및 그제조방법이개시된다. 본발명의일 실시예에따른 2-단자바이리스터제조방법은기판상에제1 타입의제1 반도체층을형성하는단계; 상기제1 반도체층 상부에제2 타입의제2 반도체층을형성하는단계; 상기제2 반도체층 상부에제1 타입의제3 반도체층을형성하는단계; 및상기제3 반도체층 상부에제1 타입의폴리실리콘층을형성하는단계를포함한다.
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公开(公告)号：KR101783403B1
公开(公告)日：2017-10-10
申请号：KR1020150064589
申请日：2015-05-08
Applicant: 한국과학기술원
IPC: H01L29/06 , H01L21/02 , H01L21/304 , H01L21/324
Abstract: 수직적층형나노와이어형성방법및 트랜지스터제조방법이개시된다. 본발명에따른나노와이어형성방법은, 기판에하드마스크를증착하는단계, 상기하드마스크의적어도일부를식각하는단계, 이방성식각을통하여상기기판에나노와이어를패터닝하는단계, 상기기판에보호막을형성하는단계및 등방성식각을통하여상기기판에나노와이어를형성하는단계를포함한다. 이에의하여, 나노와이어의단면크기를용이하게제어할수 있고, 다수의나노와이어가적층된채널구조에서전면게이트전극을형성할수 있으며, 수직적층형나노와이어를포함하는소스와드레인접합이없는트랜지스터를제조할수 있다.
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公开(公告)号：KR1020160131677A
公开(公告)日：2016-11-16
申请号：KR1020150064589
申请日：2015-05-08
Applicant: 한국과학기술원
IPC: H01L29/06 , H01L21/02 , H01L21/304 , H01L21/324
Abstract: 수직적층형나노와이어형성방법및 트랜지스터제조방법이개시된다. 본발명에따른나노와이어형성방법은, 기판에하드마스크를증착하는단계, 상기하드마스크의적어도일부를식각하는단계, 이방성식각을통하여상기기판에나노와이어를패터닝하는단계, 상기기판에보호막을형성하는단계및 등방성식각을통하여상기기판에나노와이어를형성하는단계를포함한다. 이에의하여, 나노와이어의단면크기를용이하게제어할수 있고, 다수의나노와이어가적층된채널구조에서전면게이트전극을형성할수 있으며, 수직적층형나노와이어를포함하는소스와드레인접합이없는트랜지스터를제조할수 있다.
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