公开(公告)号：WO2008008211A2

公开(公告)日：2008-01-17

申请号：PCT/US2007015189

申请日：2007-06-29

Applicant: IBM ,  BOSE PRADIP ,  HU ZHIGANG ,  LI XIOADONG ,  RIVERS JUDE A

Inventor： BOSE PRADIP ,  HU ZHIGANG ,  LI XIOADONG ,  RIVERS JUDE A

IPC: G06F11/00

CPC classification number: G06F12/0804 ,  G06F11/1497 ,  G06F2212/1032

Abstract: A write filter cache system for protecting a microprocessor core from soft errors and method thereof are provided. In one aspect, data coming from a processor core to be written in primary cache memory, for instance, Ll cache memory system, is buffered in a write filter cache placed between the primary cache memory and the processor core. The data from the write filter is move to the main cache memory only if it is verified that main thread's data is soft error free, for instance, by comparing the main thread's data with that of its redundant thread. The main cache memory only keeps clean data associated with accepted checkpoints.

Abstract translation: 提供了一种用于保护微处理器内核免受软错误的写过滤器高速缓存系统及其方法。 在一个方面，来自处理器核心的要写入主高速缓存存储器（例如，L1缓存存储器系统）的数据被缓存在放置在主高速缓存存储器和处理器核心之间的写入过滤器高速缓存中。 只有在验证主线程的数据是软错误的情况下，例如通过将主线程的数据与其冗余线程的数据进行比较，才将写入过滤器的数据移动到主缓存器。 主缓存只保留与接受检查点关联的干净数据。

公开(公告)号：DE112012002843T5

公开(公告)日：2014-03-20

申请号：DE112012002843

申请日：2012-04-11

Applicant: IBM

Inventor： RIVERS JUDE A ,  SRINIVASAN VIJAYALAKSHMI

IPC: G11C29/00

Abstract: Mehrbit-Haftfehlerbehebung kann mithilfe eines anpassungsfähigen Mehrbit-Fehlerkorrekturverfahrens ermöglicht werden, bei dem der Aufwand für Fehlerkorrektur-Hardware ohne Beeinträchtigung der Lebensdauer der Speichereinheit verringert wird. Fehlerkorrekturlogik-Hardware wird von Speicherblöcken entkoppelt. Ein Fehlerkorrekturlogik-Block ist so partitioniert, dass Fehlerkorrekturlogik-Einträge auf der Grundlage der Wahrscheinlichkeit des Auftretens der unterschiedlichen Anzahl von Fehlern in unterschiedlichen Speicherblöcken Korrekturfähigkeiten für eine unterschiedliche Anzahl von Fehlern unterstützen. Fehlerhafte Speicherblöcke werden geeigneten Fehlerkorrekturlogik-Einträgen zugeordnet. Die Zuordnung kann in Abhängigkeit von Ausführungsformen als Eins-zu-eins- oder Viele-zu-eins-Zuordnung erfolgen. Die anpassungsfähige Partitionierung der Fehlerkorrekturlogik-Einträge kann so konfiguriert werden, dass sie mit der prognostizierten statistischen Verteilung von Fehlern in Logikblöcken übereinstimmt, und kann den Gesamtaufwand für Fehlerkorrekturlogik verringern, eine ausreichende Fehlerkorrektur bereitstellen und/oder die Lebensdauer der Speichereinheit verlängern.

公开(公告)号：GB2494328B

公开(公告)日：2014-11-05

申请号：GB201221491

申请日：2011-04-27

Applicant: IBM

Inventor： EMMA PHILIP G ,  KURSUN EREN ,  RIVERS JUDE A

IPC: H01L23/49 ,  H01L23/31 ,  H01L25/065 ,  H01L25/10

公开(公告)号：GB2494328A

公开(公告)日：2013-03-06

申请号：GB201221491

申请日：2011-04-27

Applicant: IBM

Inventor： EMMA PHILIP G ,  KURSUN EREN ,  RIVERS JUDE A

IPC: H01L23/49 ,  H01L23/31 ,  H01L25/065 ,  H01L25/10

Abstract: Enhanced modularity in heterogeneous three-dimensional computer processing chip stacks includes a method of manufacture. The method includes preparing a host layer and integrating the host layer with at least one other layer in the stack. The host layer is prepared by forming cavities on the host layer for receiving chips pre-configured with heterogeneous properties relative to each other, disposing the chips in corresponding cavities on the host layer, and joining the chips to respective surfaces of the cavities thereby forming an element having a smooth surface with respect to the host layer and the chips.

公开(公告)号：AU2003269997A1

公开(公告)日：2005-04-14

申请号：AU2003269997

申请日：2003-08-26

Applicant: COOK PETER W ,  EMMA PHILIP G ,  JACOBSON HANS M ,  KUDVA PRABHAKAR N ,  SCHUSTER STANLEY E ,  RIVERS JUDE A ,  ZYUBAN VICTOR V ,  IBM ,  BOSE PRADIP ,  CITRON DANIEL M

Inventor： COOK PETER W ,  EMMA PHILIP G ,  JACOBSON HANS M ,  KUDVA PRABHAKAR N ,  SCHUSTER STANLEY E ,  RIVERS JUDE A ,  ZYUBAN VICTOR V ,  BOSE PRADIP ,  CITRON DANIEL M

IPC: G06F1/04 ,  G06F1/32 ,  G06F9/38

Abstract: A synchronous integrated circuit such as a scalar processor or superscalar processor. Circuit components or units are clocked by and synchronized to a common system clock. At least two of the clocked units include multiple register stages, e.g., pipeline stages. A local clock generator in each clocked unit combines the common system clock and stall status from one or more other units to adjust register clock frequency up or down.

公开(公告)号：DE112012002843B4

公开(公告)日：2016-09-15

申请号：DE112012002843

申请日：2012-04-11

Applicant: IBM

Inventor： RIVERS JUDE A ,  SRINIVASAN VIJAYALAKSHMI

IPC: G11C29/00 ,  G06F11/10 ,  G11C16/34 ,  G11C29/02 ,  G11C29/52

Abstract: Verfahren zum Korrigieren von Fehlern in einer Speichereinheit (100), das aufweist: Bereitstellen einer Speichereinheit (100) mit mindestens einer Vielzahl von Speicherblöcken (110) und einem Fehlerkorrekturlogik-Eintragsblock (120) mit einer Menge von Fehlerkorrekturlogik-Einträgen (122), wobei die Menge von ECL-Einträgen (122) eine Vielzahl von Teilmengen der ECL-Einträge (122_2, 122_i, 122_N – 1, 122_N) enthält und jede Teilmenge der ECL-Einträge (122_2, 122_i, 122_N – 1, 122_N) dafür konfiguriert ist, eine Fehlerkorrektur für eine unterschiedliche Anzahl von Bits pro Speicherblock (110) in einem oder mehreren aus der Vielzahl von Speicherblöcken (110) bereitzustellen, wobei jeder aus der Vielzahl von Speicher dafür konfiguriert ist, einen Zeiger auf einen ECL-Eintrag (122) in dem ECL-Block (120) zu speichern, Erkennen eines Schreibfehlers in einem Fehler enthaltenden Speicherblock (110) aus der Vielzahl von Speicherblöcken (110); Finden eines verfügbaren ECL-Eintrags (122) in dem ECL-Eintragsblock (120) und Speichern einer Adresse des verfügbaren ECL-Eintrags (122) in einem Zeiger des Speicherblocks (110) und Speichern von Informationen zum Korrigieren aller Schreibfehler in dem Fehler enthaltenden Speicherblock (110) in dem verfügbaren ECL-Eintrag (122); wobei der ECL-Eintragsblock (120) eine Vielzahl von mindestens einem Belegungsbit (124) enthält, wobei jedes aus der Vielzahl von mindestens einem Belegungsbit (124) dafür konfiguriert ist, die Verfügbarkeit eines entsprechenden ECL-Eintrags (122) für das Speichern von Informationen zum Korrigieren von Schreibfehlern in einem Speicherblock (110) anzuzeigen.

公开(公告)号：GB2505823A

公开(公告)日：2014-03-12

申请号：GB201322155

申请日：2012-04-11

Applicant: IBM

Inventor： RIVERS JUDE A ,  SRINVASAN VIJAYALAKSHMI

IPC: G11C29/52 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02

Abstract: Multi-bit stuck-at fault error recovery can be enabled by adaptive multi-bit error correction method, in which the overhead of error correction hardware is reduced without affecting the lifetime of the memory device. Error correction logic hardware is decoupled from memory blocks. An error correction logic block is partitioned such that error correction logic entries support different number of error correction capabilities based on the probability of occurrence of the different number of errors in different memory blocks. Faulty memory blocks are mapped to appropriate error correction logic entries. The mapping can be one-to-one or many-to-one depending on embodiments. The adaptive partitioning of the error correction logic entries can be configured to match projected statistical distribution of errors in logic blocks, and can reduce the total error correction logic overhead, provide sufficient error correction, and/or extend the lifetime of the memory device.

公开(公告)号：GB2505823B

公开(公告)日：2014-11-19

申请号：GB201322155

申请日：2012-04-11

Applicant: IBM

Inventor： RIVERS JUDE A ,  SRINVASAN VIJAYALAKSHMI

IPC: G11C29/52 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02

Abstract: Multi-bit stuck-at fault error recovery can be enabled by adaptive multi-bit error correction method, in which the overhead of error correction hardware is reduced without affecting the lifetime of the memory device. Error correction logic hardware is decoupled from memory blocks. An error correction logic block is partitioned such that error correction logic entries support different number of error correction capabilities based on the probability of occurrence of the different number of errors in different memory blocks. Faulty memory blocks are mapped to appropriate error correction logic entries. The mapping can be one-to-one or many-to-one depending on embodiments. The adaptive partitioning of the error correction logic entries can be configured to match projected statistical distribution of errors in logic blocks, and can reduce the total error correction logic overhead, provide sufficient error correction, and/or extend the lifetime of the memory device.

公开(公告)号：DE112011101722T5

公开(公告)日：2013-03-21

申请号：DE112011101722

申请日：2011-04-27

Applicant: IBM

Inventor： EMMA PHILIP G ,  KURSUN EREN ,  RIVERS JUDE A

IPC: H01L23/49

Abstract: Die erweiterte Modularität bei heterogenen dreidimensionalen Computerverarbeitungschip-Stapeln umfasst ein Fertigungsverfahren. Das Verfahren umfasst das Vorbereiten einer Grundmaterialschicht und das Integrieren der Grundmaterialschicht mit mindestens einer anderen Schicht in dem Stapel. Die Grundmaterialschicht wird vorbereitet, indem auf der Grundmaterialschicht Formnester zum Aufnehmen von Chips gebildet werden, die mit im Verhältnis zueinander heterogenen Eigenschaften vorkonfiguriert sind, die Chips in entsprechenden Formnestern auf der Grundmaterialschicht angeordnet und mit den jeweiligen Oberflächen der Formnester verbunden werden, wodurch ein Element gebildet wird, das bezogen auf die Grundmaterialschicht und die Chips eine glatte Oberfläche aufweist.

公开(公告)号：DE60327953D1

公开(公告)日：2009-07-23

申请号：DE60327953

申请日：2003-08-26

Applicant: IBM

Inventor： BOSE PRADIP ,  CITRON DANIEL M ,  COOK PETER W ,  EMMA PHILIP G ,  JACOBSON HANS M ,  KUDVA PRABHAKAR N ,  SCHUSTER STANLEY E ,  RIVERS JUDE A ,  ZYUBAN VICTOR V

IPC: G06F9/38 ,  G06F1/32