公开(公告)号：DE112020004653T5

公开(公告)日：2022-06-15

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/11 ,  H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8244 ,  H01L23/528 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Eine Halbleitereinheit enthält eine Speicherzelle mit gestapelten Transistoren. Die Speicherzelle mit gestapelten Transistoren enthält eine untere Ebene, die eine Mehrzahl von unteren Transistoren enthält, enthaltend wenigstens einen nicht schwebenden Transistor und wenigstens einen schwebenden Transistor. Der wenigstens eine schwebende Transistor weist wenigstens einen Anschluss auf, der elektrisch von anderen Transistoren der Speicherzelle mit gestapelten Transistoren getrennt ist. Die Speicherzelle mit gestapelten Transistoren enthält ferner eine obere Ebene, die wenigstens einen oberen Transistor enthält, und eine Kreuzkopplung, die Epitaktischer-Bereich(Epi)-Verbindungen und Gate-zu-Epi-Verbindungen zwischen der oberen Ebene und der unteren Ebene enthält.

公开(公告)号：DE112018005825T5

公开(公告)日：2020-07-30

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Vergrößern der Weff bei VFET-Einheiten bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zum Bilden einer Finnenstruktur: Abscheiden einer Hartmaske auf ein Substrat; Abscheiden eines Dornmaterials auf die Hartmaske; Strukturieren des Dornmaterials entlang einer ersten Richtung, um erste Dorne zu bilden; Bilden erster Abstandhalter neben den ersten Dornen; Bilden zweiter Dorne zwischen den ersten Dornen; Strukturieren der ersten/zweiten Dorne entlang einer zweiten Richtung senkrecht zu der ersten Richtung; Bilden zweiter Abstandhalter senkrecht zu den ersten Abstandhaltern neben den ersten/zweiten Dornen; selektives Entfernen der ersten/zweiten Dorne, wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten/zweiten Abstandhalter gebildet wird; Übertragen der leiterförmigen Struktur auf die Hartmaske und dann auf das Substrat. Ein Verfahren zur Herstellung einer VFET-Einheit, eine VFET-Finnenstruktur und eine VFET-Einheit werden ebenfalls bereitgestellt.

公开(公告)号：DE112022004257T5

公开(公告)日：2024-06-20

申请号：DE112022004257

申请日：2022-11-28

Applicant: IBM

Inventor： YU LAN ,  CHENG KANGGUO ,  WU HENG ,  ZHANG CHEN

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung beziehen sich auf Verfahren und resultierende Strukturen für Nanoblatteinheiten mit defektfreien Kanälen. Bei einer nichtbeschränkenden Ausführungsform der Erfindung wird ein Nanoblattstapel über einem Substrat ausgebildet. Der Nanoblattstapel enthält abwechselnde erste Opferschichten und zweite Opferschichten. Eine Schicht der ersten Opferschichten weist eine größere Dicke als die übrigen ersten Opferschichten auf. Die ersten Opferschichten werden entfernt, und Halbleiterschichten werden auf Flächen der zweiten Opferschichten ausgebildet. Die Halbleiterschichten enthalten einen ersten Satz und einen zweiten Satz von Halbleiterschichten. Die zweiten Opferschichten werden entfernt, und ein Isolationsdielektrikum wird zwischen dem ersten Satz und dem zweiten Satz von Halbleiterschichten ausgebildet.

公开(公告)号：DE112018000636T5

公开(公告)日：2019-11-14

申请号：DE112018000636

申请日：2018-04-11

Applicant: IBM

Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

IPC: H01L21/336

Abstract: Ein Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur umfasst Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat, Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur, Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone und Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen. Das Verfahren umfasst ferner Bilden einer Zone einer flachen Grabenisolierung (STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone, Abscheiden eines unteren Abstandhalters über der STI-Zone, Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter, Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel, Schneiden des Metall-Gate-Stapels, Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

公开(公告)号：DE112020004653B4

公开(公告)日：2025-04-30

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H10B10/00 ,  H01L21/768 ,  H01L23/528 ,  H10D30/60 ,  H10D84/83 ,  H10D84/85

Abstract: Halbleitereinheit, aufweisend:eine Speicherzelle (100; 200) mit gestapelten vertikalen Transistoren, die enthält:eine untere Ebene (204), die eine Mehrzahl von unteren vertikalen Transistoren mit einem vereinigten oberen Epitaktischer-Bereich(Epi) (120-1, 120-2; 224-1) enthält, enthaltend erste nicht schwebende und schwebende vertikale Transistoren (104-1, 104-3) und zweite nicht schwebende und schwebende vertikale Transistoren (104-4, 104-2), wobei schwebende vertikale Transistoren wenigstens einen Anschluss aufweisen, der elektrisch von anderen vertikalen Transistoren der Speicherzelle mit gestapelten vertikalen Transistoren getrennt ist;eine obere Ebene (202), die eine Mehrzahl von oberen vertikalen Transistoren mit einem vereinigten unteren Source/Drain-Epi (110-1, 110-2; 222-1) enthält, enthaltend erste, zweite, dritte und vierte obere vertikale Transistoren (102-1, 102-2, 102-3, 102-4); undeine Kreuzkopplung, die Epi-Verbindungen durch die vereinigten oberen und unteren Source/Drain-Epis (110-1, 110-2, 120-1, 120-2, 222-1, 224-1) und Gate-zu-Epi-Verbindungen durch Metall (130-1, 130-2, 140-1, 140-2; 218-1, 218-2) zwischen der oberen Ebene und der unteren Ebene enthält.

公开(公告)号：DE112019006545B4

公开(公告)日：2022-11-10

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/8238 ,  H01L29/417

Abstract: Eine Halbleiterstruktur (1200), die aufweist:- ein Substrat (102);- eine vertikale Finne, die über einer oberen Oberfläche des Substrats (102) angeordnet ist;- einen ersten Gate-Stapel (114) eines ersten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche des Substrats (102) angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt;- eine Isolationsschicht (120), die über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors angeordnet ist und einen zweiten Abschnitt der vertikalen Finne umgibt; und- einen zweiten Gate-Stapel (126) eines zweiten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen dritten Abschnitt der vertikalen Finne umgibt;wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt ist und einen ersten vertikalen Transportkanal für den ersten Vertikaltransport-Feldeffekttransistor bereitstellt;wobei der zweite Abschnitt der vertikalen Finne einen Isolator (104) aufweist;wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt ist, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt;- einen ersten unteren Source/Drain-Bereich (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist;- einen ersten unteren Abstandshalter (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt;- den ersten Gate-Stapel, der über einer oberen Oberfläche des ersten unteren Abstandshalters (112) angeordnet ist und einen zweiten Abschnitt der Halbleiterschicht umgibt;- einen ersten oberen Abstandshalter (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und- einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt;wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um einen ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.

公开(公告)号：DE112018005825B4

公开(公告)日：2022-11-03

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Finnenstruktur für einen vertikalen Feldeffekttransistor (VFET), wobei das Verfahren die Schritte aufweist:Abscheiden einer Hartmaske (602) auf ein Substrat (502);Abscheiden eines Dornmaterials (702) auf die Hartmaske (602);Strukturieren des Dornmaterials (702) entlang einer ersten Richtung, um erste Dorne (802) zu bilden;Bilden erster Abstandhalter (902) neben den ersten Dornen (802);Füllen von Lücken zwischen den ersten Dornen (802) mit zusätzlichem Dornmaterial, um zweite Dorne (1002) zwischen den ersten Dornen (802) zu bilden;Strukturieren der ersten Dorne (802), der ersten Abstandhalter (902) und der zweiten Dorne (1002) entlang einer zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung verläuft;Bilden zweiter Abstandhalter (1202) senkrecht zu den ersten Abstandhaltern (902) neben den ersten Dornen (802) und den zweiten Dornen (1002);selektives Entfernen der ersten Dorne (802) und der zweiten Dorne (1002), wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten Abstandhalter (902) und die zweiten Abstandhalter (1202) gebildet wird;Übertragen der leiterförmigen Struktur auf die Hartmaske (602);Übertragen der leiterförmigen Struktur von der Hartmaske (602) auf das Substrat (502), um eine erste Finne (104) in Nachbarschaft zu einer zweiten Finne (104) und mindestens eine Querfinne (106) zu bilden, welche die erste Finne (104) und die zweite Finne (104) miteinander verbindet; undSchneiden der leiterförmigen Struktur in dem Substrat (502) in einzelne Finnenstrukturen, wobei Schnitte, die während des Schneidens gemacht werden, angeordnet sind, um jede individuelle Finnenstruktur zu bilden,wobei eine erste Querfinne (106a) die erste Finne (104) und die zweite Finne (104) an einem Ende der ersten Finne (104) und der zweiten Finne (104) miteinander verbindet und wobei eine zweite Querfinne (106b) die erste Finne (104) und die zweite Finne (104) an einem anderen Ende der ersten Finne (104) und der zweiten Finne (104) in einer O-förmigen Finnenstruktur miteinander verbindet.

公开(公告)号：DE112019006545T5

公开(公告)日：2021-09-09

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/417 ,  H01L29/78

Abstract: Eine Halbleiterstruktur aufweisend: ein Substrat, eine vertikale Finne, die über einer oberen Oberfläche des Substrats angeordnet ist, einen ersten Vertikaltransport-Feldeffekttransistor (VTFET), der über der oberen Oberfläche des Substrats angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt; eine Isolationsschicht, die über dem ersten VTFET angeordnet ist und einen zweiten Abschnitt der vertikalen Rippe umgibt, und einen zweiten VTFET auf, der über einer oberen Oberfläche der Isolationsschicht angeordnet ist und einen dritten Abschnitt der vertikalen Rippe umgibt. Der erste Abschnitt der vertikalen Rippe enthält eine erste Halbleiterschicht mit einer ersten kristallinen Orientierung, die einen ersten vertikalen Transportkanal für den ersten VTFET bereitstellt, der zweite Abschnitt der vertikalen Rippe enthält einen Isolator, und der dritte Abschnitt der vertikalen Rippe enthält eine zweite Halbleiterschicht mit einer zweiten kristallinen Orientierung, die einen zweiten vertikalen Transportkanal für den zweiten VTFET bereitstellt.

公开(公告)号：DE112022005435B4

公开(公告)日：2025-02-27

申请号：DE112022005435

申请日：2022-11-28

Applicant: IBM

Inventor： ZHANG CHEN ,  XIE RUILONG ,  WANG JUNLI ,  GUO DECHAO

IPC: H10B10/00 ,  H10D30/60 ,  H10D84/85

Abstract: Halbleiterstruktur aufweisend:eine untere Einheitenebene, die einen ersten unteren Feldeffekttransistor, FET, (FET_1B) von einem ersten Leitfähigkeitstyp, einen zweiten unteren FET (FET_2B) von dem ersten Leitfähigkeitstyp, einen dritten unteren FET (FET_3B) von dem ersten Leitfähigkeitstyp und einen vierten unteren FET (FET_4B) von dem ersten Leitfähigkeitstyp enthält, wobei der erste untere FET (FET_1B) elektrisch mit dem zweiten unteren FET (FET_2B) verbunden ist und der dritte untere FET (FET_3B) elektrisch mit dem vierten unteren FET (FET_4B) verbunden ist und der erste untere FET (FET_1B) diagonal zu dem vierten unteren FET (FET_4B) angeordnet ist und der zweite untere FET (FET_2B) diagonal zu dem dritten unteren FET (FET_3B) angeordnet ist und der erste untere FET (FET_1B) und der vierte untere FET (FET_4B) Pass-Gates sind; undeine obere Einheitenebene, die über die untere Einheitenebene gestapelt ist und einen ersten oberen FET (FET_1T) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, direkt über dem ersten unteren FET (FET_1B) angeordnet, einen zweiten oberen FET (FET_2T) von dem zweiten Leitfähigkeitstyp direkt über dem zweiten unteren FET (FET_2B) angeordnet, einen dritten oberen FET (FET_3T) von dem zweiten Leitfähigkeitstyp direkt über dem dritten unteren FET (FET_3B) angeordnet und einen vierten oberen FET (FET_4T) von dem zweiten Leitfähigkeitstyp direkt über dem vierten unteren FET (FET_4B) angeordnet enthält, wobei der erste obere FET (FET_1T) elektrisch mit dem zweiten oberen FET (FET_2T) verbunden ist und der dritte obere FET (FET_3T) elektrisch mit dem vierten oberen FET (FET_4T) verbunden ist und der erste obere FET (FET_1T) ein erster Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem dritten oberen FET (FET_3T) verdrahtet ist, und der vierte obere FET (FET_4T) ein zweiter Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem zweiten oberen FET (FET_2T) verdrahtet ist, und der zweite untere FET (FET_2B) und der zweite obere FET (FET_2T) verdrahtet sind, um einen ersten Inverter bereitzustellen, und der dritte untere FET (FET_3B) und der dritte obere FET (FET_3T) verdrahtet sind, um einen zweiten Inverter bereitzustellen.

公开(公告)号：DE112018000636B4

公开(公告)日：2021-12-09

申请号：DE112018000636

申请日：2018-04-11

Applicant: IBM

Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur (50), wobei das Verfahren aufweist:Bilden (102) einer Finnenstruktur (12) über einem Substrat (10),Bilden (104) einer ersten Source/Drain-Zone (16) zwischen der Finnenstruktur und dem Substrat;Bilden (106) erster Abstandhalter (20) in Nachbarschaft zu der Finnenstruktur;Bilden (108) zweiter Abstandhalter (22) in Nachbarschaft zu der ersten Source/Drain-Zone;Aussparen (110) der ersten Source/Drain-Zone in frei liegenden Bereichen;Bilden (112) einer Zone einer flachen Grabenisolierung, im Folgenden STI genannt, (26) innerhalb der frei liegenden Bereiche (24) der ausgesparten ersten Source/Drain-Zone;Abscheiden (114) eines unteren Abstandhalters (28) über der STI-Zone;Bilden (116) eines Metall-Gate-Stapels (30) über dem unteren Abstandhalter;Abscheiden (118) eines oberen Abstandhalters (32) über dem Metall-Gate-Stapel;Schneiden (120) des Metall-Gate-Stapels;Bilden (122) einer zweiten Source/Drain-Zone (38) über der Finnenstruktur; undBilden (124) von Kontakten (40, 41, 42), so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.