公开(公告)号：KR100425579B1

公开(公告)日：2004-04-03

申请号：KR1020010044056

申请日：2001-07-21

Applicant: 한국전자통신연구원

Inventor： 임정욱 ,  김상훈 ,  심규환 ,  강진영

IPC: H01L21/20

Abstract: PURPOSE: A method for forming a silicon germanium layer using different kinds of sources according to a composition ratio of germanium is provided to improve a characteristic of the silicon germanium layer by changing easily the composition ratio of the germanium of silicon germanium layer. CONSTITUTION: A forming method of a silicon germanium layer includes a process for forming an Si1-xGex layer on a substrate within a process chamber having temperature of 150 to 400 degrees centigrade by using a unit atomic layer epitaxy method. In the forming process of the Si1-xGex layer, a silicon source is supplied to an upper surface of the substrate. The first purge gas is supplied to the upper surface of the substrate. A germanium source is supplied to the upper surface of the substrate. The second purge gas is supplied to the upper surface of the substrate. A hydrogen radical is supplied to the upper surface of the substrate. The different kinds of sources are supplied according to a value of x of the Si1-xGex layer.

Abstract translation: 目的：提供一种根据锗的组成比使用不同种源形成硅锗层的方法，以通过容易地改变硅锗层的锗的组成比来改善硅锗层的特性。 构成：硅锗层的形成方法包括通过使用单元原子层外延方法在温度为150至400摄氏度的处理室内在衬底上形成Si 1-x Ge x层的工艺。 在Si1-xGex层的形成过程中，硅源被供应到衬底的上表面。 第一吹扫气体被供应到基板的上表面。 锗源被提供给衬底的上表面。 第二吹扫气体被供应到基板的上表面。 氢基被提供给基板的上表面。 根据Si1-xGex层的x值提供不同种类的源。

公开(公告)号：KR1020040020582A

公开(公告)日：2004-03-09

申请号：KR1020020052210

申请日：2002-08-31

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  송영주 ,  김상훈 ,  강진영

IPC: H01L33/00 ,  B82Y20/00

CPC classification number: H01L29/127 ,  B82Y10/00 ,  B82Y20/00 ,  H01L31/102 ,  H01L33/08 ,  H01L33/18

Abstract: PURPOSE: An optoelectronic device using dual structure nano dots and a method for manufacturing the same are provided to maximize a photoelectric effect by forming the optoelectronic device with an electron injecting layer, a hole injecting layer, a quantum well layer, and the nano-dot of the double structure. CONSTITUTION: An optoelectronic device using dual structure nano dots includes an electron injecting layer(11), a nano-dot, and a hole injecting layer(12). The nano-dot is formed with the double structure of an external nano-dot(15) and an internal nano-dot(16). The external nano-dot(15) is formed with an indirect transition semiconductor. The internal nano-dot(16) is formed with a direct transition semiconductor. The optoelectronic device having the nano-dot of the double structure further includes a quantum well layer(14) which is formed between the electron injecting layer(11) and the hole injecting layer(12). The nano-dot is formed within the quantum well layer.

Abstract translation: 目的：提供一种使用双结构纳米点的光电子器件及其制造方法，以通过用电子注入层，空穴注入层，量子阱层和纳米点形成光电器件来最大化光电效应 的双重结构。 构成：使用双结构纳米点的光电子器件包括电子注入层（11），纳米点和空穴注入层（12）。 纳米点由外部纳米点（15）和内部纳米点（16）的双重结构形成。 外部纳米点（15）由间接转移半导体形成。 内部纳米点（16）形成有直接跃迁半导体。 具有双重结构的纳米点的光电器件还包括形成在电子注入层（11）和空穴注入层（12）之间的量子阱层（14）。 纳米点形成在量子阱层内。

公开(公告)号：KR1020030017747A

公开(公告)日：2003-03-04

申请号：KR1020010050743

申请日：2001-08-22

Applicant: 한국전자통신연구원

Inventor： 박찬우 ,  이승윤 ,  김상훈 ,  심규환 ,  강진영

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a hetero-junction dipole transistor is provided to reduce base parasitic resistance and parasitic capacitance between a base and a collector by forming a thick silicon base electrode layer without a damage of a base epitaxial layer. CONSTITUTION: A base epitaxial layer(310) is grown on a substrate(300). A nitride layer(312) is deposited on the base epitaxial layer(310). The first aperture is formed by patterning the nitride layer(312). An emitter electrode(314) is formed by depositing and patterning polysilicon on the substrate(300). An oxide layer(316) is formed on a sidewall and an upper wall of the emitter electrode(314). The nitride layer(312) is etched by using the oxide layer(316) as an etch mask. A base electrode(318) is formed by depositing polysilicon(318) and patterning the polysilicon(318) and the base epitaxial layer(310). The second aperture is formed by etching the polysilicon(318) and the oxide layer(316). An emitter contact window, a base contact window, and a collector contact window are formed by depositing and patterning an insulating layer(324) on the substrate(300). An emitter terminal(328), a base terminal(326), and a collector terminal(330) are formed by depositing and patterning metal on the substrate(300).

Abstract translation: 目的：提供一种用于制造异质结偶极晶体管的方法，以通过形成厚的硅基电极层而不损坏基极外延层来降低基极和集电极之间的基极寄生电阻和寄生电容。 构成：在衬底（300）上生长基底外延层（310）。 氮化物层（312）沉积在基底外延层（310）上。 第一孔径通过图案化氮化物层（312）而形成。 通过在衬底（300）上沉积和图案化多晶硅来形成发射极（314）。 氧化层（316）形成在发射电极（314）的侧壁和上壁上。 通过使用氧化物层（316）作为蚀刻掩模蚀刻氮化物层（312）。 通过沉积多晶硅（318）并构图多晶硅（318）和基极外延层（310）来形成基极（318）。 通过蚀刻多晶硅（318）和氧化物层（316）形成第二孔。 通过在衬底（300）上沉积和图案化绝缘层（324）来形成发射极接触窗，基极接触窗和集电极接触窗。 通过在衬底（300）上沉积和图案化金属来形成发射极端子（328），基极端子（326）和集电极端子（330）。

公开(公告)号：KR1020030015644A

公开(公告)日：2003-02-25

申请号：KR1020010049489

申请日：2001-08-17

Applicant: 한국전자통신연구원

Inventor： 이승윤 ,  박찬우 ,  김상훈 ,  심규환 ,  강진영

IPC: H01L27/06

Abstract: PURPOSE: A method for fabricating a bipolar complementary metal oxide semiconductor(BICMOS) device is provided to form a base of a bipolar transistor by depositing a thin silicon germanium epitaxial layer having carriers of high mobility through a chemical vapor deposition(CVD) method or molecular beam epitaxy(MBE) method. CONSTITUTION: A gate oxide layer(50) is formed on a substrate(41) of an n-well(47) and a p-well(49). An epitaxial layer including germanium and a low temperature oxide layer are sequentially formed. The low temperature oxide layer on a predetermined region of a collector, a collector connection part, the n-well and the p-well is eliminated. After the epitaxial layer on the collector connection part is removed, a conductive layer is formed. The conductive layer and the epitaxial layer in the p-well and n-well are simultaneously patterned to form an emitter on a predetermined region of the collector, an electrode in the collector connection part and a gate in a predetermined region of the n-well and p-well. The exposed gate oxide layer on the n-well and p-well is removed. An outside base(60) is formed in the rest of the collector where the emitter is not formed. A low density impurity region is formed in the n-well and p-well. An insulation layer is formed on the sidewall of the conductive layer. The epitaxial layer on the collector and in a peripheral region is left to form an outside base electrode(62) composed of the epitaxial layer. A source/drain of a lightly-doped-drain(LDD) structure is formed in the n-well and p-well.

Abstract translation: 目的：提供一种用于制造双极互补金属氧化物半导体（BICMOS）器件的方法，以通过化学气相沉积（CVD）方法或分子沉积具有高迁移率载流子的薄硅锗外延层来形成双极晶体管的基极 光束外延（MBE）方法。 构成：在n阱（47）和p阱（49）的衬底（41）上形成栅氧化层（50）。 依次形成包括锗和低温氧化物层的外延层。 在集电体，集电极连接部，n阱和p阱的规定区域上的低温氧化物层被消除。 在除去集电极连接部分上的外延层之后，形成导电层。 p阱和n阱中的导电层和外延层同时构图以在集电极的预定区域上形成发射极，集电极连接部分中的电极和n阱的预定区域中的栅极 和p-well。 去除n阱和p阱上暴露的栅极氧化物层。 在集电体的其余部分形成有外部基极（60），其中未形成发射极。 在n阱和p阱中形成低密度杂质区。 在导电层的侧壁上形成绝缘层。 在集电极和周边区域中的外延层留下形成由外延层构成的外部基极（62）。 在n阱和p阱中形成轻掺杂漏极（LDD）结构的源极/漏极。

公开(公告)号：KR100305594B1

公开(公告)日：2001-10-19

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: 본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.

公开(公告)号：KR1020010009586A

公开(公告)日：2001-02-05

申请号：KR1019990028018

申请日：1999-07-12

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강진영

IPC: H01L29/78

Abstract: PURPOSE: A high voltage device in which a well is extended to a drift layer is provided to suppress the degradation of an operational withstanding voltage. CONSTITUTION: A high voltage device has a lateral double diffused MOS structure in which a source(24), a gate(25), a drift region(23) and a drain(26) are laterally disposed. Particularly, the high voltage device includes an extended well part(1), which is protruded to the inside of the drift region(23) from a well(22). The extended well part(1) is formed by implanting impurities of the same type as the well(22) into the drift region(23) with a high energy. Therefore, a strong horizontal electric field, which is generated at a well junction breakdown region(36) and an active edge breakdown region(37) under the gate(25), is dispersed into a vertical component. Therefore, a breakdown voltage in an off-state is improved.

Abstract translation: 目的：提供将阱扩展到漂移层的高电压装置，以抑制工作耐压降低。 构成：高电压装置具有侧向双向扩散MOS结构，其中源极（24），栅极（25），漂移区域（23）和漏极（26）被横向设置。 特别地，高电压装置包括从阱（22）突出到漂移区域（23）的内部的延伸阱部分（1）。 扩展阱部分（1）通过以高能量将与阱（22）相同类型的杂质注入漂移区（23）而形成。 因此，在阱结击穿区域（36）和栅极（25）下面的有源边缘击穿区域（37）产生的强的水平电场被分散成垂直分量。 因此，提高了断开状态下的击穿电压。

公开(公告)号：KR1020000027485A

公开(公告)日：2000-05-15

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: PURPOSE: A method is provided to improve a performance of a DC/DC converter IC and obtain an A/D integrated circuit having high frequency/high current characteristics by integrating a high frequency IC and a power circuit. CONSTITUTION: Plural n+ buried layers(110) and plural p+ buried layers(113) are formed onan SOI substrate(100). a n-epitaxial layer(116) is formed on the SOI substrate(100) including the buried layers(110, 113). Plural p wells(122), plural n wells(125), and plural first p drift(128) are formed on the n- epitaxial layer(116). Plural isolation regions(131, 134) are formed on the SOI substrate(100) having the n- epitaxial layer(116). Plural n+ sink regions(146) and a first p active base region(149) are formed on the n- expitaxial layer, and a second p drift region(155) are formed on the n well(125).

Abstract translation: 目的：提供一种通过集成高频IC和电源电路来提高DC / DC转换器IC的性能并获得具有高频/高电流特性的A / D集成电路的方法。 构成：在SOI衬底（100）上形成多个n +掩埋层（110）和多个p +掩埋层（113）。 在包括埋层（110,113）的SOI衬底（100）上形成n外延层（116）。 在n外延层（116）上形成多个p阱（122），多个n阱（125）和多个第一p漂移（128）。 在具有n-外延层（116）的SOI衬底（100）上形成多个隔离区（131,134）。 多个n +接收区（146）和第一p活性基区（149）形成在n-外延层上，并且在n阱（125）上形成第二p漂移区（155）。

公开(公告)号：KR1019990038946A

公开(公告)日：1999-06-05

申请号：KR1019970058838

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  강진영 ,  박문양

IPC: H01L27/08

Abstract: 본 발명은 소오스(source)-게이트(gate)-표류영역(drift region)-드레인(drain)이 수평으로 배치된, 소위 LDMOS(lateral double diffused MOS) 구조를 갖는 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)의 구조에 관한것으로, 고압 소자에 고압 인가시 표류영역과 접하는 드레인 가장자리에서 발생하는 항복전압을 높이기 위하여, 드레인이 기판의 수직방향으로 확장되어 형성되도록, 표류영역의 드레인 형성영역에 트렌치를 형성하고, 이 트렌치의 내부벽면을 따라 소정의 깊이를 갖는 드레인을 형성하였다.
본 발명은 고전압 인가시 소오스에서 드레인을 향하여 기판의 표면을 따라 진행 하는 전자의 충격 이온화를 드레인의 가장자리에서 수직으로 분산시킴으로서 항복전압을 높일 수 있어 고압소자의 동작전압을 향상시킬 수 있다.

公开(公告)号：KR100149942B1

公开(公告)日：1999-04-15

申请号：KR1019950017306

申请日：1995-06-24

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  백규하 ,  김광수 ,  강진영

IPC: H01L21/334

Abstract: 본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit:이하, ASIC이라 약칭함)에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 본 발명에 따른 CMOS 소자의 제조방법이, 기판에 소정의 깊이와 소정의 넓이로 n-웰 및 p-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 트랜지스터를 형성시키기 위하여 게이트 영역, 소스 영역 및 드레인 영역을 각각의 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인 영역을 최소화하는 제3과정 및 게이트, 소스, 드레인과 각각의 전극을 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인을 형성시킴으로써 게이트와 소스/드레인의 � �치는 부분을 가능한 줄여서 최소화된 기생용량을 갖는 트랜지스터를 형성하는 제4과정으로 이루어지는데에 있으며, 그 효과는 사이드 월 스페이서를 이용하여 소스/드레인 영역을 형성함으로써 사진기법으로 형성하는 종래의 소스/드레인 면적보다 작은 소스/드레인 구조를 적용하여 기생용량을 최소화하므로 고속동작이 가능하게 하기 때문에 종래의 CMOS 소자보다 더 빠른 동작이 가능한 CMOS 소자를 제조하고 제공하여 고속 고집적화와 저전력소비화를 촉진하는데에 있다.

公开(公告)号：KR100162750B1

公开(公告)日：1998-12-01

申请号：KR1019940032830

申请日：1994-12-05

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  한태현 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L29/73

Abstract: 본 발명은 콜렉터의 기생저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막으로 콜렉터 매몰층(13)을 형성하고, 상기 콜렉터 매몰층(13)과 전기적으로 연결되는 오믹 접촉층(15)을 형성한 후, 절연막(14)을 도포한 다음, 상기 오믹 접촉층(15)에 선택적으로 실리콘을 성장시켜 쌍극자 트랜지스터의 콜렉터를 제조한다.