公开(公告)号：KR1020170097807A

公开(公告)日：2017-08-29

申请号：KR1020160018998

申请日：2016-02-18

Applicant: 한국전자통신연구원

Inventor： 조규준 ,  김해천 ,  안호균 ,  임종원 ,  강동민 ,  김동영 ,  김성일 ,  도재원 ,  민병규 ,  윤형섭 ,  이상흥 ,  이종민 ,  장유진 ,  정현욱 ,  주철원

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/66 ,  H01L21/027

Abstract: 본발명의일 실시예에따른반도체소자는기판상에제공된제1 반도체층, 상기제1 반도체층상에제공된제2 반도체층, 상기제2 반도체층상에제공된게이트전극, 상기제2 반도체층상에제공되며제1 유전상수를가지는저유전층, 상기제2 반도체층상에제공되며상기제2 유전상수보다큰 제2 유전상수를가지는고유전층, 및상기제2 반도체층상에상기게이트전극과이격되어형성된소스전극및 드레인전극을포함한다. 상기게이트전극, 상기고유전층, 상기저유전층은동일평면상에제공된다.

Abstract translation: 根据本发明实施例的半导体器件设置在设置在衬底上的第一半导体层上，设置在第一半导体层上的第二半导体层，设置在第二半导体层上的栅电极， 具有第一介电常数的低介电常数层;设置在第二半导体层上并具有大于第二介电常数的第二介电常数的高介电常数层;以及形成在第二半导体层上的源电极， 排水电极。 栅电极，高介电常数层和低介电层设置在同一平面上。

公开(公告)号：KR101736277B1

公开(公告)日：2017-05-17

申请号：KR1020120144126

申请日：2012-12-12

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  민병규 ,  임종원 ,  안호균 ,  김성일 ,  이상흥 ,  강동민 ,  주철원 ,  문재경

IPC: H01L29/778 ,  H01L29/40 ,  H01L29/423 ,  H01L29/66 ,  H01L29/20 ,  H01L21/285 ,  H01L21/28 ,  H01L29/201

CPC classification number: H01L29/66462 ,  H01L21/02118 ,  H01L21/0217 ,  H01L21/02178 ,  H01L21/0254 ,  H01L21/28264 ,  H01L21/28593 ,  H01L21/31111 ,  H01L21/31144 ,  H01L29/2003 ,  H01L29/201 ,  H01L29/205 ,  H01L29/404 ,  H01L29/42316 ,  H01L29/42376 ,  H01L29/778 ,  H01L29/7786

Abstract: 전계효과트랜지스터가제공된다. 이트랜지스터는기판상에배치된캡핑층, 캡핑층상에서로이격되어배치된소스오믹전극및 드레인오믹전극, 소스및 드레인오믹전극들을덮도록캡핑층상에순차적으로적층된제 1 절연층및 제 2 절연층, 제 2 절연층, 제 1 절연층및 캡핑층을관통하여소스오믹전극과드레인오믹전극사이의기판에연결된다리부, 및제 2 절연층상으로연장된머리부로구성된Γ형게이트전극, Γ형게이트전극을덮도록제 2 절연층상에배치된제 1 평탄화층, 및제 1 평탄화층, 제 2 절연층및 제 1 절연층을관통하여소스오믹전극또는드레인오믹전극에연결되면서, 제 1 평탄화층상으로연장되도록배치된제 1 전극을포함한다.

Abstract translation: 提供场效应晶体管。 该晶体管是一个覆盖层，顺序层叠在覆盖层上，以覆盖所述覆盖层源欧姆电极间距被布置成上和漏极欧姆电极，源极和漏欧姆电极的第一绝缘层和第二绝缘设置于基板上 层，第二绝缘层，所述第一绝缘层，和由通过在覆盖层进入源欧姆电极和连接到所述电极之间的衬底的漏极欧姆腿部细长头的和部分的Γ型栅极电极，mitje第二绝缘层，Γ型栅极 第一平坦化层，mitje第一平坦化层，第二绝缘层（108）的第一绝缘层贯通地连接到欧姆电极源欧姆电极或漏极到，在设置在第二绝缘层上，以覆盖所述电极的第一平坦化层延伸 并且布置成布置的第一电极。

公开(公告)号：KR101736270B1

公开(公告)日：2017-05-17

申请号：KR1020140017242

申请日：2014-02-14

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  강동민 ,  이상흥 ,  안호균 ,  윤형섭 ,  민병규 ,  임종원

IPC: H01L29/423 ,  H01L21/285 ,  H01L29/66 ,  H01L29/812 ,  H01L21/283 ,  H01L29/778

CPC classification number: H01L29/42312 ,  H01L21/28114 ,  H01L21/28587 ,  H01L21/28593 ,  H01L29/42316 ,  H01L29/66863 ,  H01L29/778 ,  H01L29/812

Abstract: 본발명은안정화된게이트구조를갖는반도체소자및 그의제조방법에관한것으로, 0.2㎛이하의선폭을갖는미세한게이트발(foot)과임의의크기의게이트머리(head)를갖는게이트구조에서지지대역할을할 수있도록게이트머리밑에게이트머리의길이방향을따라복수의게이트발을추가로갖게하여게이트구조를안정화시킨반도체소자및 그의제조방법이다. 이에따라공정중혹은공정후의소자의게이트가무너져내리는현상을방지하고공정중및 공정후에소자의신뢰성을높일수 있다.

Abstract translation: 具有稳定栅极结构的半导体器件及其制造方法技术领域本发明涉及一种具有稳定栅极结构的半导体器件及其制造方法，更具体地，本发明涉及具有稳定栅极结构的半导体器件及其制造方法。 为了稳定栅极结构，沿着栅极头下方的栅极头的纵向设置有多个栅极支路及其制造方法。 因此，可以防止在处理期间或处理之后器件的栅极击穿，并且在处理期间和之后提高器件的可靠性。

公开(公告)号：KR1020170053559A

公开(公告)日：2017-05-16

申请号：KR1020160084160

申请日：2016-07-04

Applicant: 한국전자통신연구원

Inventor： 이종민 ,  민병규 ,  윤형섭 ,  강동민 ,  김동영 ,  김성일 ,  김해천 ,  도재원 ,  안호균 ,  이상흥 ,  임종원 ,  정현욱 ,  조규준 ,  주철원

IPC: H01L27/06 ,  H01L27/02 ,  H01L29/06

Abstract: 본발명은고신뢰성전계효과전력소자및 그의제조방법에관한것이다. 이에따른본 발명은, 기판상에전이층, 버퍼층, 배리어층및 보호층을순차로형성하는단계, 상기보호층의제1 영역을식각하여패터닝하는단계및 상기보호층의패터닝에의하여노출된상기배리어층의상기제1 영역에적어도하나의전극을형성하는단계를포함하되, 상기제1 영역은, 상기적어도하나의전극형성을위한영역이고, 상기보호층은, 소자의트랩효과및 누설전류를방지하기위해상기배리어층보다넓은밴드갭을갖는물질로구성되는것을특징으로하는전계효과전력소자제조방법및 그전계효과전력소자에관한것이다.

Abstract translation: 本发明涉及高可靠性场效应功率器件及其制造方法。 根据转印层，缓冲层，阻挡层和形成在该顺序的保护层的步骤的本发明中，由步骤和由所述保护层的所述第一区域中蚀刻到衬底上图案化的保护层的图案化暴露的 并且在阻挡层的第一区域中形成至少一个电极，其中第一区域是用于形成至少一个电极的区域，并且其中保护层形成在阻挡层的第一区域上， 其中阻挡层由具有比阻挡层更宽的带隙的材料制成，并且涉及场效应功率器件。

公开(公告)号：KR1020160119330A

公开(公告)日：2016-10-13

申请号：KR1020150047093

申请日：2015-04-02

Applicant: 한국전자통신연구원

Inventor： 조규준 ,  안호균 ,  강동민 ,  김해천 ,  임종원 ,  권용환 ,  김성일 ,  남은수 ,  민병규 ,  윤형섭

IPC: H01L29/778 ,  H01L29/417

Abstract: 고주파특성에악영향을주는게이트-드레인캐패시턴스의증가를최대한억제하면서항복전압을향상시키고, 소자의고주파특성열화를최소화한반도체소자및 이의제조방법이개시된다. 이를위해, 본발명의실시예에따른반도체소자는기판, 상기기판의상부에형성되는소스전극, 기판의상부에, 소스전극에이격하여형성되는드레인전극, 기판, 소스전극및 드레인전극의상부에, 소스전극및 드레인전극의상부의적어도일부가노출되도록형성되며, 소정부분에있어서제1 지점의수직두께가제2 지점의수직두께와상이하게형성되는유전막, 및일측이기판에접촉하며, 타측이유전막의소정부분의상부로연장되어형성되는게이트전극을포함하는것을특징으로한다.

Abstract translation: 公开了一种半导体器件及其制造方法，其在使对高频特性有不利影响的栅极 - 漏极电容的增加最小化并且使器件的高频特性的劣化最小化的同时提高击穿电压。 根据本发明实施例的半导体器件包括衬底，形成在衬底上的源电极，与源电极间隔开的漏电极，形成在衬底上的源电极， 电介质膜形成为使得源电极和漏电极的上部的至少一部分被暴露，并且其中第一点的垂直厚度不同于预定部分中的第二点的垂直厚度， 并且栅电极形成为延伸到合理膜的预定部分的上部。

公开(公告)号：KR1020150072003A

公开(公告)日：2015-06-29

申请号：KR1020130159197

申请日：2013-12-19

Applicant: 한국전자통신연구원

Inventor： 민병규

IPC: H01L21/336

Abstract: 본발명은게이트전극형성방법및 이를통해얻은게이트전극을포함한반도체소자에관한것으로, 상기형성방법은기판상에 1차절연막을형성하는단계; 상기 1차절연막위에포토레지스트를도포및 식각하여게이트풋 패턴을형성하는단계; 상기게이프풋 패턴이형성된기판위에게이트전극의풋을형성하는단계; 상기게이트전극의풋 형성된기판상에 2차절연막을형성하는단계; 상기 2차절연막위에다층의포토레지스트를도포및 식각하여게이트줄기및 헤드패턴을형성하는단계; 및상기게이트줄기및 헤드패턴이형성된기판위에게이트전극을형성하는단계;를포함하는, 이와같이제조되는게이트전극은게이트전극풋 주위에빈 공간을모두채워빈 공간이존재할때 발생할수 있는전극금속물질의이동을억제하여신뢰성있는소자특성을확보할수 있고, 게이트전극헤드가게이트전류의패스로써작동하여게이트전극의자체저항을감소시킬수 있는효과가있다.

Abstract translation: 本发明涉及一种用于形成栅电极的方法，以及具有通过使用该栅极获得的栅电极的半导体器件。 形成栅电极的方法包括：在基板上形成第一绝缘膜的工序; 用于在第一绝缘膜上施加和蚀刻光致抗蚀剂以产生栅极脚图案的步骤; 用于在所述基板上形成具有所形成的栅极脚图案的栅电极的脚的步骤; 在所述基板上形成具有所形成的栅极脚图案的第二绝缘膜的步骤; 用于在第二绝缘膜上施加和蚀刻多层光致抗蚀剂以产生栅极杆和头部图案的步骤; 以及在所述基板上形成具有所形成的栅极杆和头部图案的栅电极的步骤。 使用该方法制造的栅电极填充了栅极周围的空白空间，以控制当存在空间时可能发生的电极金属材料的移动，结果确保了半导体器件的可靠性能 。 栅电极的栅极电极也用作栅极电流的路径，以降低栅电极的自电阻。

公开(公告)号：KR1020140079539A

公开(公告)日：2014-06-27

申请号：KR1020120146836

申请日：2012-12-14

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  임종원 ,  강동민 ,  이상흥 ,  윤형섭 ,  주철원 ,  민병규 ,  이종민 ,  문재경 ,  남은수

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/66477 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/40 ,  H01L29/401 ,  H01L29/402 ,  H01L29/41 ,  H01L29/42312 ,  H01L29/42316 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7787 ,  H01L29/812

Abstract: The present invention relates to a transistor and a method of fabricating the same. A field effect transistor according to one embodiment of the present invention includes a source electrode and a drain electrode which are separated from each other on a substrate; and a + type gate electrode which is arranged on the substrate between the source electrode and the drain electrode. According to one embodiment of the present invention, the + type gate electrode includes a T type gate electrode part; and an additional gate electrode part.

Abstract translation: 晶体管及其制造方法技术领域本发明涉及晶体管及其制造方法。 根据本发明的一个实施例的场效应晶体管包括在基板上彼此分离的源电极和漏电极; 以及配置在源电极和漏电极之间的基板上的+型栅电极。 根据本发明的一个实施例，+型栅电极包括T型栅电极部分; 和附加的栅电极部分。

公开(公告)号：KR1020140072431A

公开(公告)日：2014-06-13

申请号：KR1020120139737

申请日：2012-12-04

Applicant: 한국전자통신연구원

Inventor： 이종민 ,  민병규 ,  주철원

IPC: G01R31/28 ,  G01R31/26

CPC classification number: G01R31/2608 ,  G01R31/2621 ,  G01R31/2632

Abstract: The present invention provides a cost-effective electronic device reliability measurement system. The electronic device reliability measurement system provides a signal input power source for applying power to input terminals of a plurality of electronic device samples and a signal output power source for supplying power to output terminals of the plurality of electronic device samples. Also, the electronic device reliability system provides an input switch which has first switches corresponding to the number of the electronic device samples and in which the first switches are selectively switched for applying input power by being installed between the input power source and the input terminals; and an output switch which has second switches corresponding to the number of the electronic device samples and in which the second switches are selectively switched for applying output power by being installed between the output power source and the output terminals.

Abstract translation: 本发明提供了一种具有成本效益的电子设备可靠性测量系统。 电子设备可靠性测量系统提供用于向多个电子设备样本的输入端施加功率的信号输入电源和用于向多个电子设备样本的输出端供电的信号输出电源。 此外，电子设备可靠性系统提供输入开关，其具有对应于电子设备样本的数量的第一开关，并且其中通过安装在输入电源和输入端之间来选择性地切换第一开关以施加输入电力; 以及输出开关，其具有对应于电子设备样本的数量的第二开关，并且其中第二开关被选择性地切换以通过安装在输出电源和输出端子之间来施加输出功率。

公开(公告)号：KR1020130059673A

公开(公告)日：2013-06-07

申请号：KR1020110125763

申请日：2011-11-29

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  이상흥 ,  임종원 ,  윤형섭 ,  이종민 ,  민병규 ,  문재경 ,  남은수

IPC: H01L27/02 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/91 ,  H01L23/481 ,  H01L28/92 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A vertical capacitor and a method for forming the same are provided to be manufactured in a substrate without a separate package. CONSTITUTION: An input electrode(14) and an output electrode(15) are formed in the upper surface(10a) of a substrate(10). A conductive material is formed in a first via hole formed by etching the lower surface(10b) of the substrate. The conductive material is connected to the input electrode and the output electrode. An input via electrode(24) and an output via electrode(25) are formed in the substrate. A dielectric layer(37) is formed between the input via electrode and the via electrode.

Abstract translation: 目的：提供垂直电容器及其形成方法，以便在基板上制造而不需要单独的封装。 构成：在基板（10）的上表面（10a）中形成有输入电极（14）和输出电极（15）。 在通过蚀刻基板的下表面（10b）形成的第一通孔中形成导电材料。 导电材料连接到输入电极和输出电极。 在基板中形成有输入通孔电极（24）和输出通孔电极（25）。 在输入通孔电极和通孔电极之间形成介电层（37）。

公开(公告)号：KR101208035B1

公开(公告)日：2012-12-05

申请号：KR1020090028546

申请日：2009-04-02

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  이종민 ,  민병규 ,  이경호 ,  윤형섭 ,  남은수

IPC: H03F1/30 ,  H03F3/20

Abstract: 본발명의실시예에따른전력증폭기의바이어스회로는기준전압을입력받는제 1 입력단, 바이어스제어전압을입력받는제 2 입력단, 상기제 1 입력단과제 1 노드사이에연결된바이어스저항, 상기제 2 입력단과제 2 노드사이에연결되며, 제 1 노드에응답하여전류통로를형성하는제 1 트랜지스터, 상기제 1 노드와제 3 노드사이에연결되며, 상기제 2 노드에응답하여전류통로를형성하는제 2 트랜지스터및 상기제 1 노드와출력단사이에연결되며, 상기출력단을통해바이어스전류를출력하기위한제 3 트랜지스터를포함한다.