公开(公告)号：KR1020060116289A

公开(公告)日：2006-11-15

申请号：KR1020050038314

申请日：2005-05-09

Applicant: 삼성전자주식회사

Inventor： 오정환 ,  유영섭 ,  이현덕 ,  형용우 ,  이공수 ,  이창훈 ,  조원석 ,  임헌형

IPC: H01L21/335

Abstract: A film forming method and a method for manufacturing a semiconductor device using the same are provided to simplify manufacturing processes and to improve the productivity by forming a transistor channel crystalline silicon layer without a seed layer. An interlayer dielectric(102) is formed on a substrate(100). An amorphous silicon layer is deposited on the interlayer dielectric. A heat treatment is performed on the resultant structure. At this time, the amorphous silicon layer is transformed into a transistor channel crystalline silicon layer(106). The amorphous silicon layer is formed in a predetermined temperature range of 440 ‹C to 580 ‹C under a predetermined pressure condition of 0.3 to 0.5 Torr.

Abstract translation: 提供一种薄膜形成方法和使用该半导体器件的半导体器件的制造方法，以简化制造工艺并通过形成没有种子层的晶体管沟道晶体硅层来提高生产率。 在基板（100）上形成层间电介质（102）。 非晶硅层沉积在层间电介质上。 对所得结构进行热处理。 此时，非晶硅层转变成晶体管沟道晶体硅层（106）。 在0.3〜0.5托的规定压力条件下，在440℃〜580℃的预定温度范围内形成非晶硅层。

公开(公告)号：KR1020060116265A

公开(公告)日：2006-11-15

申请号：KR1020050038264

申请日：2005-05-09

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  임헌형 ,  장원준 ,  이상경

IPC: H01L27/115 ,  H01L21/76

CPC classification number: H01L21/02107 ,  H01L21/28273 ,  H01L21/7684 ,  H01L27/11521

Abstract: A method for manufacturing a semiconductor device is provided to reduce operation failure of a nonvolatile memory device by restraining the generation of voids or seams at a floating gate electrode using an improved isolation pattern with a vertical profile. An isolation layer of a first thickness is formed on a substrate(200). A photoresist pattern is formed on the isolation layer. An isolation pattern(206) is formed by etching selectively the isolation layer using the photoresist pattern as an etch mask. At this time, the isolation pattern acquires a vertical profile. A single crystal silicon layer(208) with a second thickness is formed on the substrate by using an epitaxial growth. A tunnel oxide layer(210) is formed on the single crystal silicon layer. A conductive layer for filling a predetermined gap between isolation patterns is formed thereon. Then, the conductive layer is planarized until the isolation pattern is exposed to the outside.

Abstract translation: 提供一种用于制造半导体器件的方法，通过使用具有垂直轮廓的改进的隔离图案来限制在浮栅电极产生空隙或接缝来减少非易失性存储器件的操作故障。 在基板（200）上形成第一厚度的隔离层。 在隔离层上形成光刻胶图形。 通过使用光致抗蚀剂图案选择性地蚀刻隔离层作为蚀刻掩模来形成隔离图案（206）。 此时，隔离图案获取垂直轮廓。 通过外延生长在衬底上形成具有第二厚度的单晶硅层（208）。 隧道氧化物层（210）形成在单晶硅层上。 在其上形成用于填充隔离图案之间的预定间隙的导电层。 然后，导电层被平坦化，直到隔离图案暴露于外部。

公开(公告)号：KR100586006B1

公开(公告)日：2006-06-01

申请号：KR1020040043839

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  나기수 ,  임헌형 ,  이웅

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: 불휘발성 메모리 장치의 게이트 구조물 형성 방법에서, 컨트롤 게이트를 갖는 게이트 패턴을 기판 상에 형성한다. 제 1 가스를 게이트 패턴으로 제공하여, 컨트롤 게이트의 외벽에 산화 방지막을 형성한다. 산소를 포함하는 제 2 가스를 인-시튜로 산화 방지막을 갖는 게이트 패턴으로 제공하여, 게이트 패턴의 측벽에 산화막 스페이서를 형성한다. 질소를 포함하는 제 3 가스를 인-시튜로 산화막 스페이서로 제공하여, 산화막 스페이서 상에 질화막 스페이서를 형성한다. 산화 방지막 형성 공정과 산화막 및 질화막 스페이서들 형성 공정들을 하나의 챔버 내에서 인-시튜로 진행할 수가 있게 된다.

公开(公告)号：KR1020060029314A

公开(公告)日：2006-04-06

申请号：KR1020040078199

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 장원준 ,  김정환 ,  이재동 ,  유영섭 ,  이상훈 ,  임헌형

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L21/28273 ,  H01L21/823437 ,  H01L27/11568 ,  H01L27/11573

Abstract: 플로팅 게이트 내부의 균열 발생에 의한 후속 공정의 불량을 방지하기 위한 플로팅 게이트 제조 방법을 개시한다. 본 발명에 의한 플래쉬 메모리의 메모리 셀을 구성하는 플로팅 게이트 제조 방법은 STI 소자 분리막들 간에 형성된 터널 산화막의 상부, 상기 STI 소자 분리막들의 일부 측부 및 일부 상부 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘 층을 형성하는 단계, 상기 형성된 제1 폴리실리콘층의 표면을 일정깊이로 산화되도록 하여 산화막을 상기 제1 폴리실리콘층의 상부 일정부분에 형성하는 단계 및 상기 산화막을 모두 식각하고 나서, 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 포함하는 것을 특징으로 한다. 따라서 플로팅 게이트로 사용되는 폴리실리콘층 내부의 균열을 없애어 후속공정에 의한 ONO 층간유전층의 신뢰성을 높이는 반도체 장치를 제조방법을 제공할 수 있다.
플래쉬 메모리, 플로팅 게이트, 폴리실리콘, STI

公开(公告)号：KR100549951B1

公开(公告)日：2006-02-07

申请号：KR1020040001454

申请日：2004-01-09

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  나기수 ,  남석우 ,  임헌형

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: 본 발명은 커패시터를 형성하는 방법에 관한 것으로, 본 발명에 따른 커패시터 형성방법은, 하부 절연막에 둘러싸여진 도전성 플러그를 포함하는 하부구조가 형성된 반도체 기판 전면에 지지용 절연막, 알루미나 계열이나 하프늄 옥사이드 계열로 이루어지며 어닐링이 행해지지 않은 식각 정지막, 및 몰드 절연막을 순차적으로 형성하는 단계와; 상기 몰드 절연막, 상기 식각 정지막 및 상기 지지용 절연막을 순차적으로 패터닝하여 상기 도전성플러그를 노출시키는 개구를 형성하는 단계와; 상기 개구가 형성된 반도체 기판 전면에 상기 도전성 플러그와 전기적으로 연결되는 스토리지 노드용 도전막을 형성하며, 상기 스토리지 노드용 도전막의 형성에 의해 상기 식각 정지막이 어닐링되는 단계와; 상기 스토리지 노드용 도전막을 분리하여 스토리지 노드를 형성하는 단계와; 상기 분리된 스토리지 노드에 의해서 노출되어 잔류하는 상기 몰드 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 상기 스토리지 노드의 외면의 일부를 노출시키는 단계와; 상기 스토리지 노드 상에 유전막을 개재하여 플레이트 노드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 커패시터의 리닝현상을 방지할 수 있게 된다.
커패시터, 스토리지 노드, 하프늄 옥사이드, 알루미나, 식각정지막

公开(公告)号：KR100539275B1

公开(公告)日：2005-12-27

申请号：KR1020040054060

申请日：2004-07-12

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  임헌형 ,  이재동 ,  김정환 ,  유영섭 ,  나기수 ,  이웅 ,  이용선 ,  장원준

IPC: H01L21/8247

Abstract: 플래시 메모리 장치와 같은 반도체 장치를 형성하는 방법에 있어서, 기판의 제1부위를 노출시키는 제1개구를 갖는 마스크 패턴을 형성하고, 상기 노출된 제1부위를 식각하여 트렌치를 형성한다. 상기 제1개구와 상기 트렌치를 매립하는 절연 패턴을 형성하고, 상기 마스크 패턴의 상부를 식각하여 상기 절연 패턴의 상부를 노출시키는 제2개구를 형성한다. 상기 노출된 절연 패턴의 상부를 부분적으로 제거하여 상기 제2개구의 폭을 확장시킨 후, 상기 마스크 패턴의 나머지 부분을 제거하여 상기 기판의 제2부위를 노출시키는 제3개구를 형성한다. 이어서, 상기 확장된 제2개구 및 상기 제3개구를 매립하는 도전층을 상기 노출된 기판의 제2부위 및 상기 절연 패턴 상에 형성하고, 상기 도전층으로부터 플로팅 게이트 전극을 형성한다. 따라서, 상기 도전층 내부에 보이드가 발생되는 것을 방지할 수 있다.

公开(公告)号：KR1020050118823A

公开(公告)日：2005-12-20

申请号：KR1020040043937

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  임헌형 ,  이재동 ,  김영석 ,  유영섭 ,  나기수 ,  이웅

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 반도체 기판 상에 액티브 영역을 정의하며 상기 반도체 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성한다. 제1예비 폴리실리콘층은 상기 개구를 매립하도록 상기 절연 패턴 상에 형성된다. 상기 제1예비 폴리실리콘층을 형성하는 동안 상기 절연 패턴의 기하학적인 형상에 의해 상기 제1예비 폴리실리콘층 내에 생성된 보이드는 습식 식각 공정을 통해 제거된다. 상기 습식 식각 공정을 수행함으로써 상기 개구 내에 잔류하는 제1폴리실리콘층 및 상기 절연 패턴 상에 제2예비 폴리실리콘층을 형성한다. 상기 절연 패턴의 상부면이 노출되도록 상기 제2예비 폴리실리콘층의 상부를 제거하여 제1폴리실리콘층 및 제2폴리실리콘층을 포함하는 플로팅 게이트를 형성한다.

公开(公告)号：KR100510555B1

公开(公告)日：2005-08-26

申请号：KR1020030079590

申请日：2003-11-11

Applicant: 삼성전자주식회사

Inventor： 이승재 ,  김민 ,  이재동 ,  김경석 ,  이현덕 ,  이주범 ,  임헌형

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/3081 ,  H01L21/3086

Abstract: 라디칼 산화 공정을 이용하는 반도체 소자의 소자 분리 영역 형성 방법에 대하여 개시한다. 본 발명의 일 실시예에 의하면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 사진 및 식각 공정을 사용하여 반도체 기판의 소자 분리 영역을 노출시키는 패드 질화막 패턴 및 패드 산화막 패턴을 형성한다. 그리고, 패드 산화막 패턴 및 패드 질화막 패턴의 노출부에 대하여 라디칼 산화 공정을 실시하는데, 본 단계에서는 소스 가스를 라디칼 상태로 활성화시켜서 산화 공정을 실시하기 때문에, 활성 영역의 에지 및 패드 질화막 패턴의 측벽에도 산화막이 두껍게 형성된다. 그리고, 소자 분리 영역에 트렌치가 형성되도록 반도체 기판을 식각하고, 이 트렌치에 STI용 절연 물질을 매립하면, 소자 분리막이 완성된다.

公开(公告)号：KR1020050015889A

公开(公告)日：2005-02-21

申请号：KR1020030056434

申请日：2003-08-14

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이재동 ,  이현덕 ,  유영섭 ,  남석우 ,  이웅 ,  강만석 ,  나기수

IPC: H01L27/115

Abstract: PURPOSE: A method of fabricating a non-volatile memory device having improved threshold voltage uniformity is provided to round an edge of an isolation layer and prevent a thinning effect in the edge of the isolation layer by utilizing a radical oxidation method using oxygen and hydrogen. CONSTITUTION: A high-voltage oxide layer is formed by oxidizing a recessed high-voltage region of a silicon substrate(10). Trenches are formed at a cell and low-voltage region and the recessed high-voltage region, respectively. An isolation layer is formed by filling up the trenches with a gap-fill oxide layer. A tunnel oxide layer(70) is formed on the silicon substrate including the isolation layer by a radical oxidation method. A floating gate, a dielectric layer, and a control gate are formed on the tunnel oxide layer.

Abstract translation: 目的：提供一种制造具有改善的阈值电压均匀性的非易失性存储器件的方法，以便绕隔离层的边缘，并通过利用氧和氢的自由基氧化法来防止隔离层边缘的变薄效应。 构成：通过氧化硅衬底（10）的凹陷高压区域形成高电压氧化层。 沟槽形成在电池和低电压区域以及凹陷的高压区域。 通过用间隙填充氧化物层填充沟槽形成隔离层。 通过自由基氧化法在包含隔离层的硅衬底上形成隧道氧化物层（70）。 在隧道氧化物层上形成浮栅，电介质层和控制栅极。

公开(公告)号：KR100469129B1

公开(公告)日：2005-01-29

申请号：KR1020020059554

申请日：2002-09-30

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  형용우 ,  유영섭 ,  이우성

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11543 ,  H01L29/42324

Abstract: A non-volatile memory device includes gate stack structures formed on a semiconductor substrate to be separated by a first space in a first area and by a second wider space in a second area adjacent to the first area. First gate spacers of a low dielectric constant insulating material are formed on the sidewalls of the gate stack structures. Second gate spacers made of an insulating material having good step coverage are formed on the first gate spacers to fill the first space. This dual spacer structure comprising the first gate spacer and the second gate spacer prevents the creation of void between gates. Thus, it can prevent an active region from being opened in a subsequent etching process and preclude the formation of a silicide layer on the active region. Thus, the device characteristics can be substantially improved.

Abstract translation: 一种非易失性存储器件包括：栅极堆叠结构，形成在半导体衬底上，由第一区域中的第一空间和与第一区域相邻的第二区域中的第二更宽的空间分隔开。 低介电常数绝缘材料的第一栅极隔离物形成在栅极堆叠结构的侧壁上。 由具有良好台阶覆盖的绝缘材料制成的第二栅极间隔物形成在第一栅极间隔物上以填充第一空间。 包括第一栅极间隔物和第二栅极间隔物的这种双间隔物结构防止在栅极之间产生空隙。 因此，它可以防止有源区在随后的蚀刻过程中被打开并且阻止在有源区上形成硅化物层。 因此，器件特性可以大大改善。