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公开(公告)号：KR1020100073035A
公开(公告)日：2010-07-01
申请号：KR1020080131613
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F3/45968 , H03F2203/45212
Abstract: PURPOSE: A high speed multi-voltage comparator is provided to reduce the output recovery time by resetting the output of each pre-amplifier with a reset switch. CONSTITUTION: A multi-stage amplifier is formed by interlinking a plurality of pre-amplifiers(A21-A23) as multi-stage. A latch(L) is connected to an output terminal of the multi-stage amplifier. A plurality of capacitors(C1-C6) stores voltages outputted from pre-amplifiers. A plurality of offset removal switches is connected to the output terminals of pre-amplifiers. The offset removal switches removes offset in the outputs of pre-amplifiers. A plurality of reset switches is connected to the output terminals of pre-amplifiers. The reset switches reset the outputs of pre-amplifiers. Offset removal switches and reset switches connected to the output terminals of pre-amplifiers act in response to the clock which each other does not put one upon another.
Abstract translation: 目的：提供高速多电压比较器，通过复位开关复位每个前置放大器的输出来减少输出恢复时间。 构成：通过将多个前置放大器（A21-A23）互连为多级而形成多级放大器。 锁存器（L）连接到多级放大器的输出端子。 多个电容器（C1-C6）存储从前置放大器输出的电压。 多个偏移去除开关连接到前置放大器的输出端子。 偏移去除开关消除前置放大器输出端的偏移。 多个复位开关连接到前置放大器的输出端子。 复位开关复位前置放大器的输出。 连接到前置放大器的输出端子的偏移去除开关和复位开关响应于彼此不彼此放置的时钟而起作用。
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公开(公告)号：KR1020100038755A
公开(公告)日：2010-04-15
申请号：KR1020080097842
申请日：2008-10-06
Applicant: 한국전자통신연구원
CPC classification number: H03M1/162
Abstract: PURPOSE: According to the resolution which the algorithm A-D converter is required, the power consumption of the algorithm ADC(Analog to Digital Converter) is minimized by dynamically reducing the bandwidth of the operational amplifier included in MDAC(Multiplying Digital-to-Analog Converter). CONSTITUTION: A flash a DC(310) is composed of the structure of holding in common the preprocessing amplifier. The flash a DC changes the analog input signal into the digital signal. The MDAC(350) is composed of the first and the second digital-to-analog C, and subtract and operational amplifier. MDAC again changes the residual voltage transformed in the flash a DC into the analog signal, the bandwidth control signal generator(360) outputs the bandwidth control signal which becomes according to the required resolution to the operational amplifier of MDAC.
Abstract translation: 目的：根据需要算法AD转换器的分辨率，通过动态降低包含在MDAC（乘法数模转换器）中的运算放大器的带宽，算法ADC（模数转换器）的功耗最小化， 。 构成：闪光灯DC（310）由保持预处理放大器的结构组成。 闪光灯一个DC将模拟输入信号改变成数字信号。 MDAC（350）由第一和第二数字模拟C和减法运算放大器组成。 MDAC再次将闪速DC变换的残余电压改变为模拟信号，带宽控制信号发生器（360）将根据所需分辨率变化的带宽控制信号输出到MDAC的运算放大器。
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公开(公告)号：KR100937403B1
公开(公告)日：2010-01-19
申请号：KR1020070100603
申请日：2007-10-05
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03G1/0094 , H03F3/005 , H03F3/45475
Abstract: 본 발명은 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기에 관한 것으로, 본 발명에 따르면, 샘플링 위상과 증폭 위상에서 샘플링 커패시터를 공유하여 사용함으로써 커패시터 부정합에 따른 전압 이득 오차를 감소시킬 수 있고, 단위 커패시터 배열을 사용하여 회로의 설계 및 레이아웃을 단순화시킬 수 있는 효과가 있다. 또한, 본 발명에 따르면, 필요에 따라 전압 이득을 1 미만 또는 1 이상으로 간단하게 제어할 수 있으며, 상대적으로 큰 궤환 인자에 의해 전력소모와 kT/C 노이즈를 감소시켜 이득 증폭 성능을 개선시킬 수 있는 효과가 있다.
가변 이득 증폭기, 스위치드-커패시터, 궤환인자, 단위 커패시터 배열-
公开(公告)号：KR1020090038679A
公开(公告)日：2009-04-21
申请号：KR1020070104108
申请日：2007-10-16
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/167
Abstract: An apparatus and a method for algorithmic digital analog converting are provided to reduce the electricity of being used in the algorithmic digital-to-analog changing apparatus. An algorithmic digital to analog converter comprises an SHA(101), an MDAC(Multiplying Digital Analog Converter)(103), the first, second, and third flash ADCs(105,107,109) and a digital correction circuit(111). The SHA samples the analog signal received from the outside and holds and outputs. The MDAC calculates the difference of the analog signal of the former step and the digital signal of the current step, and delivers the to the next step. The first, second and third flash ADCs convert the analog signal outputted from the MDAC into the digital signal and output the first digital signal to the MDAC. The digital correction circuit corrects the signal outputted from the flash ADC and outputs the digital signal of the overlapped n-bit.
Abstract translation: 提供了一种用于算法数字模拟转换的装置和方法，以减少在算法数模转换装置中使用的电能。 算法数模转换器包括SHA（101），MDAC（乘法数字模拟转换器）（103），第一，第二和第三闪存ADC（105,107,109）和数字校正电路（111）。 SHA对从外部接收的模拟信号进行采样并保持和输出。 MDAC计算前一步骤的模拟信号与当前步骤的数字信号的差异，并传送到下一步。 第一，第二和第三闪存ADC将从MDAC输出的模拟信号转换为数字信号，并将第一数字信号输出到MDAC。 数字校正电路校正从闪存ADC输出的信号，并输出重叠n位的数字信号。
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公开(公告)号：KR100850749B1
公开(公告)日：2008-08-06
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: 본 발명은 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter); 상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D
C1 ~D
Cn )를 생성하는 모드 제어 회로를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 해당 동작 조건에서의 전력소모를 최소화하고 다양한 방식의 신호처리가 가능하게 되는 효과가 있다.
아날로그-디지털 변환기 (analog-to-digital converter), 프로그래머블 (programmable), 파이프라인 (pipeline), 재구성형 (reconfigurable)-
Patent Agency Ranking
公开(公告)号：KR100850747B1
公开(公告)日：2008-08-06
申请号：KR1020060123205
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0678 , H03M1/162
Abstract: 본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 것을 특징으로 한다. 또한, 본 발명의 알고리즘 아날로그-디지털 변환기는, 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 것을 특징으로 한다.
아날로그-디지털 변환기, ADC, analog-to-digital converter, 알고리즘, Algorithmic-
公开(公告)号：KR1020080052239A
公开(公告)日：2008-06-11
申请号：KR1020070057601
申请日：2007-06-13
Applicant: 한국전자통신연구원
IPC: H03K19/0175
CPC classification number: H03K19/018528 , H03K19/0948
Abstract: A high-speed asynchronous digital signal level conversion circuit is provided to implement a low power digital circuit and chip by performing a fast signal level conversion at a low input voltage. A high-speed asynchronous digital signal level conversion circuit includes a signal level conversion unit(410), and a switching unit(450). The signal conversion unit converts an input signal of a first voltage level into a second voltage level. If a voltage level of the input signal is changed, the switching unit switches first and second nodes to a second voltage power having the second voltage level. The input signal of the first voltage level is changed into the signal of the second voltage level for a fast voltage level change of the input signal.
Abstract translation: 提供高速异步数字信号电平转换电路以通过在低输入电压下执行快速信号电平转换来实现低功率数字电路和芯片。 高速异步数字信号电平转换电路包括信号电平转换单元（410）和开关单元（450）。 信号转换单元将第一电压电平的输入信号转换为第二电压电平。 如果输入信号的电压电平改变，则切换单元将第一和第二节点切换到具有第二电压电平的第二电压电源。 第一电压电平的输入信号变为第二电压电平的信号，用于输入信号的快速电压电平变化。
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公开(公告)号：KR1020080050885A
公开(公告)日：2008-06-10
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: A multi-bit pipeline analog-to-digital converter changing an operation mode is provided to minimize a power consumption of the ADC by changing the operation mode of the ADC according to a required resolution and an operation frequency. A multi-bit pipeline analog-to-digital converter includes an SHA(10), n+1 B-bit flash ADCs(Analog Digital Converters)(20), n B-bit MDACs(30), and a mode control circuit(50). The SHA(Sampling and Holding Apparatus) samples and holds an input analog voltage. The B-bit flash ADCs receive analog signals, convert the received signals to a digital signal, and output the result. The B-bit MDACs(Multiplying Digital to Analog Converters) convert a difference between the digital signal from the B-bit flash ADC and a previous output signal to an analog signal, and output the result. The mode control circuit generates an n-bit control signal for controlling the flash ADC and the MDAC according to a resolution and an operation frequency.
Abstract translation: 提供改变操作模式的多位流水线模数转换器，以通过根据所需分辨率和操作频率改变ADC的操作模式来最小化ADC的功耗。 多位流水线模数转换器包括SHA（10），n + 1个B位闪存ADC（模拟数字转换器）（20），n个B位MDAC（30）和模式控制电路 50）。 SHA（采样和保持设备）采样并保持输入模拟电压。 B位闪存ADC接收模拟信号，将接收的信号转换为数字信号，并输出结果。 B位MDAC（乘法数字到模拟转换器）将来自B位闪存ADC的数字信号与先前的输出信号之间的差值转换为模拟信号，并输出结果。 模式控制电路根据分辨率和操作频率产生用于控制闪存ADC和MDAC的n位控制信号。
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公开(公告)号：KR1020070061243A
公开(公告)日：2007-06-13
申请号：KR1020060074089
申请日：2006-08-07
Applicant: 한국전자통신연구원
IPC: H03L7/16
CPC classification number: H03K23/667 , H03L7/0898 , H03L7/093 , H03L7/099 , H03L7/193
Abstract: A wide band multi mode frequency combiner and a variable divider are provided to reduce power consumption and an implementation area by embedding a multi mode pre-scaler. A wide band multi mode frequency variable divider includes a pre-scaler(301), a main counter(307), and a swallow counter(308). The pre-scaler selects one of dual division values according to an external frequency band selection signal. The main counter counts the number of output pulses of the pre-scaler. The swallow counter indicates an interval which is divided by the specific division value among the dual division values. The variable divider divides an oscillation signal which is applied from the outside by a designated integer value, and outputs the divided value as a feedback signal.
Abstract translation: 提供宽带多模式频率组合器和可变分频器以通过嵌入多模式预分频器来降低功耗和实现区域。 宽带多模式频率可变分频器包括预分频器（301），主计数器（307）和吞咽计数器（308）。 预分频器根据外部频带选择信号选择双分频值之一。 主计数器计数预分频器的输出脉冲数。 吞咽计数器指示除以二分割值之间的特定分割值的间隔。 可变分频器将从外部施加的振荡信号除以指定的整数值，并将该分频值作为反馈信号输出。
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公开(公告)号：KR1020060065002A
公开(公告)日：2006-06-14
申请号：KR1020040103705
申请日：2004-12-09
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0863 , H03K17/04106 , H03M1/742
Abstract: 본 발명은 전류셀(current cell) 및 그를 이용한 디지털-아날로그 변환기(Digital-to-Analog Converter)에 관한 것으로, 전류원, 제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 1 출력노드로 전달하는 제 1 트랜지스터, 제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 2 출력노드로 전달하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력노드 간에 접속된 제 1 캐패시터, 상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력노드 간에 접속된 제 2 캐패시터로 구성된 전류셀을 이용하여 전류구동방식 디지털-아날로그 변환기를 구성함으로써 기존의 전류구동방식 디지털-아날로그 변환기에 비해 동적성능(dynamic performance)이 향상된다.
전류스위치, 글리치, 디지털-아날로그 변환기, 동적성능
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